CN101883276B - 软硬件联合解码的多格式高清视频解码器结构 - Google Patents
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Abstract
本发明涉及多媒体视频技术领域，公开了一种软硬件联合解码的多格式高清视频解码器结构，该结构由可编程处理器和协处理器构成，采用可编程处理器和协处理器联合解码，软件解码部分由可编程处理器完成，可编程处理器完成视频标准中条带以上语法层次的解析，并对协处理器解码过程进行控制。基于该结构的AVS和MPEG-2解码器的VLSI(超大规模集成电路)实现，在0.18微米工艺下，能对AVS和MPEG-2全高清视频进行实时解码，同时解码器芯片面积和功耗比较小，成本比较低。
Description
技术领域
本发明涉及多媒体视频领域，特别是一种软硬件联合解码的多格式高清视频解码器结构。
背景技术
针对不同的应用领域的视频解码器往往具有不相同的结构，而不同结构的解码器具有不同的特点，确定解码器的结构需要考虑三个方面的问题，第一是性能，高分辨率视频应用是未来的发展趋势，而高清视频对解码器性能提出了非常苛刻的要求。第二是兼容性，解码器如何巧妙地兼容各种主流视频标准，这有利于缩短解码器的开发周期，减小解码器面积与成本。第三是成本和功耗，由于市场竞争日趋激烈，所以解码器设计过程中需要考虑解码器自身的成本和系统的成本，解码器的功耗也是解码器设计过程中需要考虑因素。
解码器的种类大致可以分为三种，第一种是软件解码器，它使用高性能处理器来完成解码运算。这种解码器的优点是兼容性、移植性、可升级性都比较好，但即使在最先进的半导体工艺下，高性能处理器依然难以克服其带来的巨大功耗和高昂芯片制造、封装成本等缺点。第二种是硬件解码器，解码器采用全硬件化设计，这种解码器的优点是性能比较高，可以满足高清视频解码的需求，而且解码器的面积和功耗都比较小；但硬件解码器的缺点是灵活性较差，难以支持多个视频标准。第三种是软硬件联合解码器，它由可编程处理器和协处理器组成，共同完成解码过程，软件部分由处理器完成，具备很好的灵活性，很方便支持多个标准；而运算量大、功能较简单，不同标准差别较小的部分用硬件协处理器实现，大大提高了解码速度；用处理器来控制协处理器以达到协同工作的目的。这种架构中，当需要支持多种多媒体标准时，可以很容易地修改软件来支持不同标准，另外由于硬件模块的功能相对简单，可以比较容易地通过复用的方式支持不同标准，同时细颗粒复用的方式减少了电路的面积。
AVS(Audio Video Coding Standard)标准是《信息技术先进音视频编码》系列标准的简称，具有自主知识产权，适用于数字电视广播、交互式存储媒体业务等应用，具有压缩率高，复杂度适中，成本低廉等特点。
AVS视频当中具有特征性的核心技术包括：8x8整数变换、量化、帧内预测、1/4精度像素插值、特殊的帧间预测运动补偿、二维熵编码、区块效应环路滤波等。在较低的复杂度下实现了与国际标准相当的技术性能。
MPEG-2标准是目前主流的数字电视标准，其具有复杂度低，实现成本低的优点，但压缩性能不如AVS等视频标准。
研究支持AVS和MPEG-2的高清视频解码器是研究的一个热点和难点，解码器应具备以下优点：解码速度快，可以对高清视频进行实时解码；通过细颗粒复用的方式支持AVS和MPEG-2标准，面积开销小，成本比较低；解码器具有比较好的兼容性和移植性；解码器具有比较规范的输入输出接口，便于IP化和集成。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的主要目的在于提供一种软硬件联合解码的多格式视频解码器结构，该解码器结构由可编程处理器和协处理器构成，处理器完成条带以上语法层次的视频解码，具有比较好的灵活性和移植性；协处理器部分包含可分为控制部分、残差解码通路、预测通路、重建部分和显示部分。主要完成条带和宏块级运算量比较大的解码过程，具有很高的性能，该结构便于IP化和集成。基于该结构的AVS和MPEG-2解码器的VLSI的实现，在0.18微米工艺下，可以完成AVS和MPEG-2全高清视频实时解码。
(二)技术方案
为达到上述目的，本发明提供了一种软硬件联合解码的多格式高清视频解码器结构，该结构由可编程处理器和协处理器构成，采用可编程处理器和协处理器联合解码，软件解码部分由可编程处理器完成，可编程处理器完成视频标准中条带以上语法层次的解析，并对协处理器解码过程进行控制。
上述方案中，所述软件解码部分完成接收压缩码流、解析条带以上语法层次的码流、与协处理器通信和更新图像信息，并且产生条带层以上语法层次的各种解码参数。
上述方案中，所述可编程处理器启动协处理器解码，并接受协处理器解码完毕返回的信号；可编程处理器和协处理器共享一部分存储器，共同访问共享存储器中的压缩码流和解码参数。
上述方案中，所述协处理器包括控制部分、残差解码通路、预测通路、重建部分和显示部分。
上述方案中，所述协处理器的控制部分由协处理器控制器、参数加载单元、存储器模块、运动矢量产生单元、帧内预测模式产生单元和滤波强度产生单元组成。
上述方案中，所述协处理器控制器对整个解码和显示过程进行控制，并负责与处理器的通信；参数加载单元访问共享存储器，读出解码参数，将解码参数送至各个解码模块；存储器模块从内部存储器中读取当前宏块的周围宏块信息，并将这些信息送至各个解码模块；帧内预测模式产生单元计算帧内预测模式；运动矢量产生单元计算运动矢量；滤波强度产生单元计算边界滤波强度。
上述方案中，所述协处理器的残差解码通路由残差控制器、比特流解码单元、熵解码、反扫描、反量化、反变换组成。
上述方案中，所述残差通路控制器从共享存储器中读出压缩码流，将其送至比特流解码单元；比特流解码单元解码宏块包头，当宏块包头解码完毕，比特流解码单元启动熵解码，熵解码对码流中的熵信息进行解码，并将结果传给下一级反扫描模块；反扫描选择合适的扫描表，对输入的数据进行反扫描操作；反量化对反扫描输出的结果进行反量化操作，并把反量化结果传给下级反变换模块；反变换模块对输入数据进行反变换计算，并将结果输出。
上述方案中，所述协处理器的预测通路由地址产生单元、预测控制器、SDRAM控制器、帧内预测和帧间预测构成。
上述方案中，所述地址产生单元产生读写SDRAM的地址，并将地址送至预测控制器；预测控制器管理所有访问SDRAM的操作，根据产生的地址向SDRAM控制器发出读写命令，并对SDRAM读出数据进行格式调整；帧内预测根据帧内预测模式产生帧内预测像素值；帧间预测根据格式调整后的SDRAM预测数据和精度标志计算帧间预测像素值。
上述方案中，所述协处理器的重建部分包括重建和环路滤波，重建模块接收预测像素值和残差数据，计算重建像素值；环路滤波对重建结果进行滤波，并将结果输出至预测控制器，预测控制器将滤波后结果写回SDRAM。
上述方案中，所述协处理器的显示部分包括显示控制器和VGA控制器，预测控制器从SDRAM中读出显示图像像素并送至显示控制器，显示控制器对像素进行顺序调整和色彩转换，将图像的YUV像素转换为RGB像素后输出；VGA控制器接收显示控制器输出的RGB像素，并按照VGA接口时序将RGB像素输出。
上述方案中，所述可编程处理器1接收压缩码流，将其保存在共享存储器2中；可编程处理器1读出共享存储器2中的码流，完成条带层以上语法层次的解码，并启动协处理器控制器3开始条带层和宏块层的解码；协处理器控制器3启动参数加载单元4，参数加载单元4从共享存储器2中读出解码参数；协处理器控制器3启动存储器模块5，存储器模块5从内部存储器中读取当前宏块的周围宏块信息；协处理器控制器3启动帧内预测模式产生单元6，计算帧内预测模式；协处理器控制器3启动运动矢量产生单元7，计算运动矢量；协处理器控制器3启动滤波强度产生单元8，计算边界滤波强度；残差通路控制器9从共享存储器2中读出压缩码流，将其送至比特流解码单元10；比特流解码单元10解码宏块包头，当宏块包头解码完毕，比特流解码单元启动熵解码11；熵解码11对码流进行熵解码操作，将结果送至反扫描12，熵解码的结果依次经过反扫描12、反量化13和反变换14，得到预测残差；地址产生单元15产生读写SDRAM的地址，预测控制器16根据产生的地址向SDRAM控制器17发出读写命令，将读出的数据送至帧间预测18和环路滤波21；帧间预测18根据预测控制器16输出的数据计算帧间预测像素值，帧内预测19产生帧内预测像素值；重建20接收反变换14、帧内预测19和帧间预测18的结果，计算重建像素，并将结果输出给环路滤波21；环路滤波21将滤波后的像素通过预测控制器16写入SDRAM；显示控制器22接收预测控制器16读出的显示数据，处理后将结果输出给VGA控制器23，VGA控制器产生符合VGA显示时序的信号。
(三)有益效果
本发明提出的这种软硬件联合解码的多格式视频解码器结构，由可编程处理器和协处理器构成，采用可编程处理器和协处理器联合解码；软件解码部分由可编程处理器完成，完成视频标准中条带以上语法层次的解析；协处理器完成条带层和宏块层的视频解码。基于该结构的AVS和MPEG-2解码器的VLSI(超大规模集成电路)实现，在0.18微米工艺下，能对AVS和MPEG-2全高清视频进行实时解码，同时解码器芯片面积和功耗比较小，成本比较低。
附图说明
图1是本发明提供的软硬件联合解码的多格式高清视频解码器结构的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
如图1所示，图1是本发明提供的软硬件联合解码的多格式高清视频解码器结构的示意图，该结构由可编程处理器和协处理器构成，采用可编程处理器和协处理器联合解码，软件解码部分由可编程处理器完成，可编程处理器完成视频标准中条带以上语法层次的解析，并对协处理器解码过程进行控制。
软件解码部分完成接收压缩码流、解析条带以上语法层次的码流、与协处理器通信和更新图像信息，并且产生条带层以上语法层次的各种解码参数。可编程处理器启动协处理器解码，并接受协处理器解码完毕返回的信号；可编程处理器和协处理器共享一部分存储器，共同访问共享存储器中的压缩码流和解码参数。
协处理器包括控制部分、残差解码通路、预测通路、重建部分和显示部分。
协处理器的控制部分由协处理器控制器、参数加载单元、存储器模块、运动矢量产生单元、帧内预测模式产生单元和滤波强度产生单元组成。协处理器控制器对整个解码和显示过程进行控制，并负责与处理器的通信；参数加载单元访问共享存储器，读出解码参数，将解码参数送至各个解码模块；存储器模块从内部存储器中读取当前宏块的周围宏块信息，并将这些信息送至各个解码模块；帧内预测模式产生单元计算帧内预测模式；运动矢量产生单元计算运动矢量；滤波强度产生单元计算边界滤波强度。
协处理器的残差解码通路由残差控制器、比特流解码单元、熵解码、反扫描、反量化、反变换组成。残差通路控制器从共享存储器中读出压缩码流，将其送至比特流解码单元；比特流解码单元解码宏块包头，当宏块包头解码完毕，比特流解码单元启动熵解码，熵解码对码流中的熵信息进行解码，并将结果传给下一级反扫描模块；反扫描选择合适的扫描表，对输入的数据进行反扫描操作；反量化对反扫描输出的结果进行反量化操作，并把反量化结果传给下级反变换模块；反变换模块对输入数据进行反变换计算，并将结果输出。
协处理器的预测通路由地址产生单元、预测控制器、SDRAM控制器、帧内预测和帧间预测构成。地址产生单元产生读写SDRAM的地址，并将地址送至预测控制器；预测控制器管理所有访问SDRAM的操作，根据产生的地址向SDRAM控制器发出读写命令，并对SDRAM读出数据进行格式调整；帧内预测根据帧内预测模式产生帧内预测像素值；帧间预测根据格式调整后的SDRAM预测数据和精度标志计算帧间预测像素值。
协处理器的重建部分包括重建和环路滤波，重建模块接收预测像素值和残差数据，计算重建像素值；环路滤波对重建结果进行滤波，并将结果输出至预测控制器，预测控制器将滤波后结果写回SDRAM。
协处理器的显示部分包括显示控制器和VGA控制器，预测控制器从SDRAM中读出显示图像像素并送至显示控制器，显示控制器对像素进行顺序调整和色彩转换，将图像的YUV像素转换为RGB像素后输出；VGA控制器接收显示控制器输出的RGB像素，并按照VGA接口时序将RGB像素输出。
再次参照图1，本发明提供的软硬件联合解码的多格式高清视频解码器结构的具体实施步骤可描述如下：
第一步：可编程处理器(1)接受压缩码流，将其保存在共享存储器(2)中；
第二步：可编程处理器(1)读出共享存储器(2)中的码流，完成条带层以上语法层次的解码；并启动协处理器控制器(3)开始条带层和宏块层的解码；
第三步：协处理器控制器(3)启动参数加载单元(4)，参数加载单元(4)从共享存储器(2)中读出解码参数并将参数送至各个协处理器模块；
第四步：协处理器控制器(3)启动存储器模块(5)，存储器模块(5)从内部存储器中读取当前宏块的周围宏块信息并将信息送至各个协处理器模块；
第五步：协处理器控制器(3)启动帧内预测模式产生单元(6)，计算帧内预测模式；
第六步：协处理器控制器(3)启动运动矢量产生单元(7)，计算运动矢量；
第七步：协处理器控制器(3)启动滤波强度产生单元(8)，计算边界滤波强度；
第八步：残差通路控制器(9)从共享存储器(2)中读出压缩码流，将其送至比特流解码单元(10)；
第九步：比特流解码单元(10)解码宏块包头，当宏块包头解码完毕，比特流解码单元启动熵解码(11)；
第十步：熵解码(11)对码流进行熵解码操作，得到熵解码的结果，将结果送至反扫描(12)；
第十一步：反扫描选择合适的扫描表，对输入的熵解码结果进行反扫描，并将反扫描后的结构送至反量化(13)；
第十二步：反量化对反扫描输出的结果进行反量化的操作，并把反量化后的结果传给反变换模块(14)；
第十三步：反变换模块(14)对输入数据进行反变换计算，并把反变换后的结果送至重建模块(20)。
第十四步：地址产生单元(15)产生读写SDRAM的地址，并将地址送至预测控制器(16)。
第十五步：预测控制器(16)根据产生的地址向SDRAM控制器(17)发出读写命令，将读出的数据送至帧间预测(18)、环路滤波(21)等模块。
第十六步：帧间预测(18)根据预测控制器(16)输出的数据以及运动矢量产生单元(7)输出的运动矢量，计算帧间预测像素值，将结果送至重建模块(20)；
第十七步：帧内预测(19)根据帧内预测模式产生单元(6)输出的帧内预测模式，计算帧内预测像素值，将结果送至重建模块(20)；
第十八步：重建(20)接收反变换(14)、帧内预测(19)和帧间预测(18)的结果，计算重建像素，并将结果输出给环路滤波(21)；
第十九步：环路滤波(21)将滤波后的数据通过预测控制器(16)写回SDRAM；
第十九步：显示控制器(22)接收预测控制器(16)读出的显示数据，将图像的YUV像素转化为RGB像素后并输出。
第二十步：VGA控制器(23)接收显示控制器(22)输出的RGB像素，产生符合VGA显示时序的信号。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (1)
1.一种软硬件联合解码的多格式高清视频解码器，其特征在于：该多格式高清视频解码器由可编程处理器和协处理器构成，采用可编程处理器和协处理器联合解码，软件解码部分由可编程处理器完成，可编程处理器完成视频标准中条带以上语法层次的解析，并对协处理器解码过程进行控制，其中：
所述软件解码部分完成接收压缩码流、解析条带以上语法层次的码流、与协处理器通信和更新图像信息，并且产生条带层以上语法层次的各种解码参数；
所述可编程处理器启动协处理器解码，并接受协处理器解码完毕返回的信号；可编程处理器和协处理器共享一部分存储器，共同访问共享存储器中的压缩码流和解码参数；
所述协处理器包括控制部分、残差解码通路、预测通路、重建部分和显示部分，其中：
所述协处理器的控制部分由协处理器控制器、参数加载单元、存储器模块、运动矢量产生单元、帧内预测模式产生单元和滤波强度产生单元组成；所述协处理器控制器对整个解码和显示过程进行控制，并负责与处理器的通信；参数加载单元访问共享存储器，读出解码参数，将解码参数送至各个解码模块；存储器模块从内部存储器中读取当前宏块的周围宏块信息，并将这些信息送至各个解码模块；帧内预测模式产生单元计算帧内预测模式；运动矢量产生单元计算运动矢量；滤波强度产生单元计算边界滤波强度；
所述协处理器的残差解码通路由残差控制器、比特流解码单元、熵解码、反扫描、反量化、反变换组成；所述残差控制器从共享存储器中读出压缩码流，将其送至比特流解码单元；比特流解码单元解码宏块包头，当宏块包头解码完毕，比特流解码单元启动熵解码，熵解码对码流中的熵信息进行解码，并将结果传给下一级反扫描模块；反扫描选择合适的扫描表，对输入的数据进行反扫描操作；反量化对反扫描输出的结果进行反量化操作，并把反量化结果传给下级反变换模块；反变换模块对输入数据进行反变换计算，并将结果输出；
所述协处理器的预测通路由地址产生单元、预测控制器、SDRAM控制器、帧内预测和帧间预测构成；所述地址产生单元产生读写SDRAM的地址，并将地址送至预测控制器；预测控制器管理所有访问SDRAM的操作，根据产生的地址向SDRAM控制器发出读写命令，并对SDRAM读出数据进行格式调整；帧内预测根据帧内预测模式产生帧内预测像素值；帧间预测根据格式调整后的SDRAM预测数据和精度标志计算帧间预测像素值；
所述协处理器的重建部分包括重建和环路滤波，重建模块接收预测像素值和残差数据，计算重建像素值；环路滤波对重建结果进行滤波，并将结果输出至预测控制器，预测控制器将滤波后结果写回SDRAM；
所述协处理器的显示部分包括显示控制器和VGA控制器，预测控制器从SDRAM中读出显示图像像素并送至显示控制器，显示控制器对像素进行顺序调整和色彩转换，将图像的YUV像素转换为RGB像素后输出；VGA控制器接收显示控制器输出的RGB像素，并按照VGA接口时序将RGB像素输出；
所述可编程处理器(1)接收压缩码流，将其保存在共享存储器(2)中；可编程处理器(1)读出共享存储器(2)中的码流，完成条带层以上语法层次的解码，并启动协处理器控制器(3)开始条带层和宏块层的解码；协处理器控制器(3)启动参数加载单元(4)，参数加载单元(4)从共享存储器(2)中读出解码参数；协处理器控制器(3)启动存储器模块(5)，存储器模块(5)从内部存储器中读取当前宏块的周围宏块信息；协处理器控制器(3)启动帧内预测模式产生单元(6)，计算帧内预测模式；协处理器控制器(3)启动运动矢量产生单元(7)，计算运动矢量；协处理器控制器(3)启动滤波强度产生单元(8)，计算边界滤波强度；残差控制器(9)从共享存储器(2)中读出压缩码流，将其送至比特流解码单元(10)；比特流解码单元(10)解码宏块包头，当宏块包头解码完毕，比特流解码单元启动熵解码(11)；熵解码(11)对码流进行熵解码操作，将结果送至反扫描(12)，熵解码的结果依次经过反扫描(12)、反量化(13)和反变换(14)，得到预测残差；地址产生单元(15)产生读写SDRAM的地址，预测控制器(16)根据产生的地址向SDRAM控制器(17)发出读写命令，将读出的数据送至帧间预测(18)和环路滤波(21)；帧间预测(18)根据预测控制器(16)输出的数据计算帧间预测像素值，帧内预测(19)产生帧内预测像素值；重建(20)接收反变换(14)、帧内预测(19)和帧间预测(18)的结果，计算重建像素，并将结果输出给环路滤波(21)；环路滤波(21)将滤波后的像素通过预测控制器(16)写入SDRAM；显示控制器(22)接收预测控制器(16)读出的显示数据，处理后将结果输出给VGA控制器(23)，VGA控制器产生符合VGA时序的显示信号。
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