CN101866685B - 集成电路及形成集成电路的方法 - Google Patents

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Abstract

一种集成电路及形成集成电路的方法。集成电路包括一双端口静态随机存取存储器单元，其包括一第一半写入端口、一第二半写入端口以及一读取端口。第一半写入端口包括彼此互相内连的一第一上拉晶体管、一第一下拉晶体管以及一第一传导栅晶体管。第二半写入端口包括彼此互相内连的一第二上拉晶体管、一第二下拉晶体管以及一第二传导栅晶体管，并且第二半写入端口内连至第一半写入端口。第一传导栅晶体管以及第二传导栅晶体管的通道长度小于第一下拉晶体管以及第二下拉晶体管的通道长度。读取端口包括一读取端口下拉晶体管以及一读取端口传导栅晶体管，其中读取端口下拉晶体管连接至第一半写入端口且读取端口传导栅晶体管连接至读取端口下拉晶体管。

Description

集成电路及形成集成电路的方法
技术领域
本发明涉及一种集成电路设计，特别涉及双端口静态随机存取存储器(static random access memory，SRAM)的设计。
背景技术
静态随机存取存储器(static random access memory，简称SRAM)一般用于集成电路中。SRAM单元具有无须重新刷新而能维持数据的优点特性。SRAM单元可包含不同的晶体管数目，并且通常以晶体管的数目称之，例如，六晶体管(6T)SRAM、八晶体管(8T)SRAM等等。晶体管一般形成一数据闩锁以储存一个位元。额外的晶体管可被加入以控制对晶体管的存取。SRAM单元一般具有一个排列成列与行的阵列。SRAM单元的每一列连接至一字元线，其用以判断目前SRAM单元是否被选取。SRAM单元的每一行连接至一位元线(或一对的互补位元线)，其用以将一位元写入至SRAM单元或从SRAM单元中读出一位元。
当整合在系统单芯片(system-on-chip，SOC)的应用时，传统的6T与8T存储器面临增加降低电源损耗的需求与增加的速度。然而，于传统6T存储器中，电源损耗的降低需要降低操作电压。此造成一单元稳定度的考虑，其由降低的Vcc_min所造成，并且因此降低静态噪声边界(static noise margin，SNM)。
除了前述讨论的问题之外，SOC应用也面临其他的困境。为了降低电源损耗，当于一睡眠模式或一低电源模式时，逻辑电路的操作电压可被降低或关闭以节省电源。然而，于SOC应用中，处理器(中央处理单元(CPU))并不可以被关闭，并且其仍然需要存取等级一(level 1，L1)快取存储器。由于必要的SNM，L1快取存储器的操作电压不可被降低太多，同时处理器的操作电压也不可被降低，因此对整个电源损耗的减少是有限的。
发明内容
本发明实施例提供一种集成电路，包括一双端口静态随机存取存储器单元，其包括一第一半写入端口、一第二半写入端口以及一读取端口。第一半写入端口包括彼此互相内连的一第一上拉(pull-up)晶体管、一第一下拉(pull-down)晶体管以及一第一传导栅(pass-gate)晶体管。第二半写入端口包括彼此互相内连的一第二上拉晶体管、一第二下拉晶体管以及一第二传导栅晶体管，并且第二半写入端口内连至第一半写入端口。第一传导栅晶体管以及第二传导栅晶体管的通道长度小于第一下拉晶体管以及第二下拉晶体管的通道长度。读取端口包括一读取端口下拉晶体管以及一读取端口传导栅晶体管，其中读取端口下拉晶体管连接至第一半写入端口且读取端口传导栅晶体管连接至读取端口下拉晶体管。
本发明实施例提供一种集成电路，包括：一双端口静态随机存取存储器单元，包括多条排列成列与行的静态随机存取存储器单元，其中每一上述静态随机存取存储器单元包括：一第一半写入端口包括彼此互相内连的一第一上拉晶体管、一第一下拉晶体管以及一第一传导栅晶体管；一第二半写入端口包括彼此互相内连的一第二上拉晶体管、一第二下拉晶体管以及一第二传导栅晶体管，并且上述第二半写入端口内连至上述第一半写入端口，其中上述第一传导栅晶体管以及上述第二传导栅晶体管的通道长度小于上述第一上拉晶体管以及上述第二上拉晶体管的通道长度；以及一读取端口包括一读取端口下拉晶体管以及一读取端口传导栅晶体管，其中上述读取端口下拉晶体管连接至上述第一半写入端口以及上述第二半写入端口的其中一者且上述读取端口传导栅晶体管连接至上述读取端口下拉晶体管。
本发明实施例提供一种形成一集成电路的方法，包括下列步骤：形成一双端口静态随机存取存储器单元，包括：形成一第一上拉晶体管以及一第二上拉晶体管；形成一第一下拉晶体管以及一第二下拉晶体管；形成一第一传导栅晶体管以及一第二传导栅晶体管，其中上述第一上拉晶体管、上述第一下拉晶体管以及上述第一传导栅晶体管彼此互相内连以形成一第一半写入端口，且其中上述第二上拉晶体管、上述第二下拉晶体管以及上述第二传导栅晶体管彼此互相内连以形成一第二半写入端口；形成一读取端口包括一读取端口下拉晶体管连接至上述第一半写入端口以及形成一读取端口传导栅晶体管连接至上述读取端口下拉晶体管；以及形成一逻辑晶体管，其中上述读取端口下拉晶体管的一第一源/漏极延伸区以及一第一袋区的至少一者与上述逻辑晶体管的一第二源/漏极延伸区以及一第二袋区同时形成，且与上述第一下拉晶体管的一第三源/漏极延伸区以及一第三袋区形成于不同时间。
本发明亦提供其他实施例。
本发明的优点包含增加的操作速度、降低的操作电压及降低的电源损耗。
附图说明
图1显示一依据本发明实施例的八晶体管双端口静态随机存取存储器单元。
图2显示图1中所示的晶体管的一剖视图。
图3A显示在形成SRAM晶体管的一中间阶段的一剖视图。
图3B以及图3C显示光刻光罩的示意图，用以执行用以形成如图3A所示的结构的步骤。
图4显示连接至SRAM单元的金属线的分布情形。
图5显示两个相邻近SRAM单元及对应的水平Vss线。
图6显示一依据本发明实施例的四个相邻SRAM单元的一例示的布局。
图7显示一SRAM阵列。
并且，上述附图中的附图标记说明如下：
Cell_1、Cell_2、Cell_3、Cell_4～SRAM单元；
Vcc、Vcc’～操作电压；
Vss～接地；
W_PU1、W_PU2、W_PU1’、W_PU2’～写入端口上拉晶体管；
W_PD1、W_PD2、W_PD1’、W_PD2’～写入端口下拉晶体管；
W_PG1、W_PG2、W_PG1’、W_PG2’～写入端口传导栅晶体管；
Node_1、Node_2～储存节点；
W_BL、W_BLB、W_BL’、W_BLB’～写入位元线；
W_WL～写入字元线；
R_BL、R_BL’～读取位元线；
R_WL～读取字元线；
R_PD、R_PD’、R_PD1、R_PD1’～读取端口下拉晶体管；
R_PG、R_PG’、R_PG1、R_PG1’～读取端口传导栅晶体管；
10、12、14～栅极；
20～半导体芯片；
22_1、22_2、22_3、22_4～通道；
L1、L2、L3、L4～通道长度；
LT～逻辑晶体管；
30_1、30_2、30_3～源极/漏极延伸区；
32_1、32_2、32_3～袋区；
36～光致抗蚀剂；
Region_1、Region_2～区域；
Vss1、Vss2、Vss3～垂直Vss线；
M1～底部金属层；
M2～底部金属层上方的金属层；
Vss_H1、Vss_H2、Vss_H3～水平金属线；
W1、W2、W4～通道宽度；
Local_SA1-Local_SAm～区域感应放大器；
R-GBL1-R-GBLm～全域位元线；
Global_SA1-Global_SAm～全域感应放大器。
具体实施方式
为使本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附附图，作详细说明如下。虽然本发明已以较佳实施例公开如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。
本发明实施例提供一种新颖的八晶体管(8T)双端口SRAM设计。以下讨论实施例的操作与变化。在本发明的各种观点与例示的实施例中，类似的参考号码用以表示类似的元件。
图1显示一实施例，其包含一8T SRAM单元Cell_1。SRAM单元Cell_1包含写入端口上拉晶体管(pull-up transistor)W_PU1与W_PU2、写入端口下拉晶体管(pull-down transistor)W_PD1与W_PD2以及写入端口传导栅晶体管(pass-gate transistor)W_PG1与W_PG2。上拉晶体管W_PU1的漏极与下拉晶体管W_PD1的漏极彼此内部互连且上拉晶体管W_PU2的漏极与下拉晶体管W_PD2的漏极彼此内部互连。晶体管W_PU1、W_PU2、W_PD1以及W_PD2耦合在一起以形成一数据闩锁。数据闩锁的储存节点Node_1经由写入端口传导栅晶体管W_PG1耦接至写入位元线W_BL，而储存节点Node_2经由写入端口传导栅晶体管W_PG2耦接至写入位元线W_BLB，其中储存节点Node_1与储存节点Node_2为互补的节点，其通常位于相对的逻辑电平(逻辑高电平或逻辑低电平)。写入端口传导栅晶体管W_PG1与W_PG2的栅极10与12耦接至写入字元线W_WL。SRAM单元Cell_1耦接至操作电压Vcc以及Vss之间。
晶体管W_PU1、W_PU2、W_PD1、W_PD2、W_PG1与W_PG2(以下称为写入端口晶体管)形成SRAM单元Cell_1的写入端口，其中晶体管W_PG1、W_PU1与W_PD1形成一第一半写入端口以及晶体管W_PG2、W_PU2与W_PD2形成一第二半写入端口。这些写入端口用以将数据写入至SRAM单元Cell_1中。对储存在SRAM单元Cell_1中的数据的读取可通过读取端口下拉晶体管R_PD与读取端口传导栅晶体管R_PG。读取端口传导栅晶体管R_PG的栅极14连接至读取字元线R_WL，其电子地以及实体地与写入字元线W_WL分开。当执行写入操作时，读取端口传导栅晶体管R_PG关闭且写入端口传导栅晶体管W_PG1与W_PG2导通。数据于是通过写入位元线W_BL与W_BLB写入至SRAM单元Cell_1。相反地，当执行读取操作时，写入端口传导栅晶体管W_PG1与W_PG2关闭且读取端口传导栅晶体管R_PG导通。数据于是读取至读取位元线R_BL，其可为一区域位元线。
图2显示一半导体芯片20，其中形成SRAM单元Cell_1。图2显示写入端口传导栅晶体管W_PG1及/或W_PG2(以下称为写入端口传导栅晶体管W_PG1/W_PG2)、写入端口下拉晶体管W_PD1及/或W_PD2(以下称为写入端口下拉晶体管W_PD1/W_PD2)、写入端口上拉晶体管W_PU1及/或W_PU2(以下称为写入端口上拉晶体管W_PU1/W_PU2)以及读取端口下拉晶体管R_PD的剖视图(cross-sectional view)。实际上，尽管前述晶体管的剖视图图示于同一平面上，其亦可不在一同一平面上。图2亦显示了通道22_1、22_2、22_3与22_4，分别具有通道长度L1、L2、L3与L4。于一实施例中，写入端口传导栅晶体管W_PG1/W_PG2的通道长度L1小于写入端口下拉晶体管W_PD1/W_PD2的通道长度L2。于一例示实施例中，通道长度L1与通道长度L2的比值(L1/L2)小于约0.95或甚至小于0.9。此外，通道长度L1可小于写入端口上拉晶体管W_PU1/W_PU2的通道长度L3。于一例示实施例中，通道长度L1与通道长度L3的比值(L1/L3)小于约0.95或甚至小于0.85。另一方面，通道长度L2与L3可彼此相同，也可彼此不同。写入端口传导栅晶体管W_PG1/W_PG2的通道宽度W1(图2未图示，请参照图6)也可等于(或大致相等，仅有小于百分之五的差异)、大于或小于写入端口下拉晶体管W_PD1/W_PD2的通道宽度W2。
由于晶体管W_PG1/W_PG2的通道长度L1小于晶体管W_PD1/W_PD2及/或W_PU1/W_PU2的通道长度L2/L3，写入端口传导栅晶体管W_PG1/W_PG2的驱动能力被增加，因此写入速度也将增加。可以了解的是，随着于比值L1/L2与L1/L3的减小，SRAM单元Cell_1似乎具有一个较小的静态噪声边界(SNM)。然而，如同将讨论于下面段落中，SRAM阵列的设计并不采用行多工器(MUX)，因此在读/写操作期间没有多余的读取发生。因此，当读/写操作执行于一些选取的SRAM单元中时，在同一列的未选取SRAM单元的写入端口传导栅晶体管W_PG1/W_PG2如同选取的单元关闭，因此未选取的单元并未受到静态噪声的影响，并且不具有一个错误的翻转的考虑。此外，由于SRAM单元Cell_1的写入端口并未受到于其他单元的写入/读取操作中的静态噪声所影响，SRAM单元Cell_1的Vcc_min(及操作电压Vcc)可在不造成一个错误的读取或写入的情形下被降低。于一实施例中，操作电压Vcc可被降低至与图3A中所示的逻辑晶体管LT的逻辑电路相同的操作电压。
再次参见图2，读取端口下拉晶体管R_PD的通道长度L4可小于写入端口下拉晶体管W_PD1/W_PD2的通道长度L2。于一例示实施例中，通道长度L4与通道长度L2的比值(L4/L2)小于约0.9或甚至小于0.85。另一方面，晶体管R_PD的通道宽度W4(图2未图示，请参照图6)也可等于或大于晶体管W_PD1/W_PD2的通道宽度W2。随着于比值L4/L2的减小，读取端口下拉晶体管R_PD更强，因此读取操作更快。
为了进一步提升SRAM单元Cell_1的效能，于SRAM单元Cell_1中的晶体管的形成工艺可被最佳化。图3A显示在形成SRAM晶体管的一中间阶段的一剖视图，其为芯片20的一部分。图3A显示了写入端口传导栅晶体管W_PG1/W_PG2及对应的源极/漏极延伸(source/drain extension，SDE)区30_1与袋区(pocket region)32_1、读取端口下拉晶体管R_PD及对应的SDE区30_2与袋区32_2以及逻辑晶体管LT及对应的SDE区30_3与袋区32_3。逻辑晶体管LT可为一周边电路(例如，于芯片20的SRAM单元中的一控制电路)。于一例示的实施例中，SDE区30_2与30_3使用一个相同光刻光罩(参见图3B)同时地形成。因此，SDE区30_2与30_3(其同时图示于标示为Region_2的一个相同区域，尽管其可彼此实体地分开)注入相同的剂量，且具有相同的掺杂浓度。另一方面，SDE区30_1(于标示为Region_1的一个区域)利用一不同的光刻光罩(参见图3C)当作光罩来形成，用以形成SDE区30_2与30_3(于标示为Region_2的一个区域)。于一例示的实施例中，SDE区30_1的掺杂浓度/剂量可小于约百分之二十的SDE区30_2与30_3的掺杂浓度/剂量。
类似地，袋区32_2与32_3使用一个相同光刻光罩(参见图3B)同时地形成。因此，袋区32_2与32_3注入相同的剂量，且具有相同的掺杂浓度。另一方面，袋区32_1利用一不同的光刻光罩(参见图3C)当作光罩来形成，用以形成袋区32_2与32_3。于一例示的实施例中，袋区32_1的掺杂浓度/剂量可大于约百分之二十的袋区32_2与32_3的掺杂浓度/剂量。因此，读取端口下拉晶体管R_PD的临界电压可小于写入端口传导栅晶体管W_PG1/W_PG2的临界电压。
图3B以及图3C显示例示的光刻光罩的示意图，其具有一透明部分以允许光线通过与不透明图案以阻挡光线。举例来说，光刻光罩用以产生光致抗蚀剂图案(例如：图3A中的光致抗蚀剂36)，光致抗蚀剂图案用于形成如图3A所示的SDE区与袋区。可了解的是，此处存在正光致抗蚀剂与负光致抗蚀剂，且因此若使用不同类型的光致抗蚀剂时，图3B与图3C中的图案(对应至区域Region_1以及Region_2)可被颠倒。图3B与图3C中的区域Region_1以及Region_2对应至图3A的相同区域。由图中可知，对应于逻辑晶体管LT以及读取端口下拉晶体管R_PD的光刻光罩的部分具有一个相同的图案(透明或不透明)，而对应于写入端口传导栅晶体管W_PG1/W_PG2的部分具有一个颠倒的图案。
图4显示SRAM单元的金属线路线，其中显示连接至SRAM单元Cell_1与Cell_2的金属线，并且也显示SRAM单元Cell_1与Cell_2的边界以清楚地显示其边界。SRAM单元Cell_1与Cell_2图示为两者之间具有一小间隙，尽管实际上两者可为彼此相邻。SRAM单元Cell_1与Cell_2位于一相同的列(于字元线方向)，且位于相邻的行。因此，SRAM单元Cell_1与Cell_2连接至相同的读取字元线R_WL以及相同的写入字元线W_WL。SRAM单元Cell_1(及对应的行)连接至写入字元线W_BL与W_BLB。SRAM单元Cell_2(及对应的行)连接至写入字元线W_BL’与W_BLB’。
此外，每一对的邻近的行共用三条垂直的(于行方向)Vss线Vss1、Vss2与Vss3，其延伸于行方向。第一垂直Vss线Vss1仅用于SRAM单元Cell_1(及对应的行)且连接至写入端口下拉晶体管W_PD2的源极与读取端口下拉晶体管R_PD的源极(参见图5)，其连接显示为一短的水平(平行于字元线方向，亦即列方向)金属线Vss_H1且位于底部(bottom)金属层(一般称为M1)。水平金属线Vss_H1连接至垂直Vss线Vss1，其连接于相同的行中所有的SRAM单元。第二垂直Vss线Vss2连接至写入端口下拉晶体管W_PD1与W_PD1’的源极(参见图5)，且因此由SRAM单元Cell_1与Cell_2所共用。写入端口下拉晶体管W_PD1与W_PD1’的源极之间的连接利用于M1的一个短的水平线Vss_H2，其也显示于图5中。第三垂直Vss线Vss3仅用于SRAM单元Cell_2(及对应的行)且连接至写入端口下拉晶体管W_PD2’的源极与读取端口下拉晶体管R_PD’的源极(参见图5)，其连接显示为一短的水平(于字元线方向)金属线Vss_H3且位于M1中。金属线Vss_H3连接至垂直Vss线Vss3，其连接于相同的行中所有的SRAM单元。垂直Vss线Vss1、Vss2、Vss3、Vcc、Vcc’与全域位元线(若有的话)可位于紧接在金属层M1上方的金属层(一般称为M2)。
写入位元线W_BL、W_BLB、W_BL’与W_BLB’是分开的，且因此由金属线Vcc与Vcc’、垂直Vss线Vss1、Vss2与Vss3以及用以将写入字元线W_WL连接至写入端口传导栅晶体管W_PG1以及W_PG2的登陆垫(landing pad)所彼此保护。图5显示SRAM单元Cell_1与Cell_2的一电路区块图，其中显示了水平位元线Vss_H1、Vss_H2与Vss_H3。
图6显示一具有四个SRAM单元，SRAM单元Cell_1与Cell_2以及额外的SRAM单元Cell_3与Cell_4，的一个例示的布局图。此四个SRAM单元同时对称相关于X轴与Y轴。举例来说，SRAM单元Cell_1与Cell_2对称相关于Y轴，而SRAM单元Cell_1与Cell_4对称相关于X轴。SRAM单元Cell_1与Cell_2中的晶体管以对应的参考指示器加以注记。其中，三条水平Vss金属线Vss_H1、Vss_H2与Vss_H3也同时被显示。图4、图5与图6可进行比较以了解本发明的各个实施例。
图7显示一例示的SRAM阵列，其包含多个列(从列1至列2n)以及多个行(从行1至行m)。于一实施例中，没有使用任何行多工器。因此，连接至相同写入字元线W_WL以及相同读取字元线R_WL的多条字元线(未图示于图7，请参见图1与图4)同时读取或写入。因此，没有多余读取将发生。此将造成Vcc_min的降低，例如，至逻辑元件相同的操作电压，而无需稳定度考虑。于一实施例中，SRAM单元的列被分为不同群组，其中在每一列以及每一群组中，一区域位元线连接至一区域感应放大器(Local_SA1至Local_SAm)。在不同群组中(但连接至一相同的行)的区域感应放大器的输出连接至一相同全域位元线，例如，R_GBL1至R_GBLm。全域位元线上的信号可被全域感应放大器例如Global_SA1至Global_Sam所进一步放大。于其他实施例中，可不提供任何全域位元线以及每一读取位元线R_BL(图1与图4)连接至于相同一行中的所有SRAM单元，且连接至一感应放大器。
本发明实施例提供了数个优点。通过增加L1/L2与L1/L3的比值(参见图2)，可同时增强SRAM单元的写入与读取操作，并且提升写入以及读取的速度。另一方面，依据本发明实施例可于不降低SRAM单元的稳定度的情形下，降低SRAM单元的操作电压。操作电压可降至与逻辑电路相同操作电压。这样的作法为使用于等级一(L1)快取存储器的特别优点，其，当操作于与处理器(CPU)相同的操作电压时，可有效地降低于低电源模式下的电源损耗。
虽然本发明已以较佳实施例公开如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。此外，本发明的范围并未限定于说明书所描述的工艺、机器、制造品及方法、装置及步骤等的合成物的特定实施例。如同任何本领域普通技术人员将通过本发明的公开内容所得知，依据本发明，任何与对应的实施例中执行大致相同的功能或达到大致相同的结果的工艺、机器、制造品及方法、装置或步骤等的合成物均可被使用。因此，后附的权利要求用以包含此类的工艺、机器、制造品及方法、装置或步骤于其范围。此外，每一权利要求构成一个别的实施例，且不同权利要求以及实施例的组合亦包含于本发明的范围内。

Claims (15)

1.一种集成电路，包括：
一双端口静态随机存取存储器单元，包括：一第一半写入端口、一第二半写入端口、以及一读取端口，其中，
上述第一半写入端口包括彼此互相内连的一第一上拉晶体管、一第一下拉晶体管以及一第一传导栅晶体管；
上述第二半写入端口包括彼此互相内连的一第二上拉晶体管、一第二下拉晶体管以及一第二传导栅晶体管，并且上述第二半写入端口内连至上述第一半写入端口，其中上述第一传导栅晶体管以及上述第二传导栅晶体管的通道长度小于上述第一下拉晶体管以及上述第二下拉晶体管的通道长度；并且
上述读取端口包括一读取端口下拉晶体管以及一读取端口传导栅晶体管，其中上述读取端口下拉晶体管连接至上述第一半写入端口且上述读取端口传导栅晶体管连接至上述读取端口下拉晶体管。
2.如权利要求1所述的集成电路，其中上述第一传导栅晶体管以及上述第二传导栅晶体管的上述通道长度小于上述第一上拉晶体管以及上述第二上拉晶体管的通道长度。
3.如权利要求1所述的集成电路，其中上述第一传导栅晶体管的上述通道长度与上述第一下拉晶体管的上述通道长度的一比值小于百分之九十五。
4.如权利要求1所述的集成电路，其中上述读取端口下拉晶体管的一通道长度小于上述第一下拉晶体管以及上述第二下拉晶体管的上述通道长度。
5.如权利要求1所述的集成电路，其中上述第一上拉晶体管以及上述第二上拉晶体管的通道长度等于上述第一下拉晶体管以及上述第二下拉晶体管的通道长度。
6.如权利要求1所述的集成电路，还包括：
一第一Vss线，其连接至上述第一下拉晶体管的一源极以及上述读取端口下拉晶体管的一源极；以及
一第二Vss线，其连接至上述第二下拉晶体管的一源极以及一等同于上述双端口静态随机存取存储器单元的邻近静态随机存取存储器单元的一第二下拉晶体管的一源极，其中上述第一Vss线以及上述第二Vss线彼此互相平行且实际上地彼此分开。
7.如权利要求1所述的集成电路，还包括：
写入位元线的一互补对，其连接至上述第一传导栅晶体管以及上述第二传导栅晶体管；以及
一读取位元线，其连接至上述读取端口传导栅晶体管。
8.一种集成电路，包括：
一双端口静态随机存取存储器单元，包括多条排列成列与行的静态随机存取存储器单元，其中每一上述静态随机存取存储器单元包括：一第一半写入端口、一第二半写入端口以及一读取端口，其中，
上述第一半写入端口包括彼此互相内连的一第一上拉晶体管、一第一下拉晶体管以及一第一传导栅晶体管；
上述第二半写入端口包括彼此互相内连的一第二上拉晶体管、一第二下拉晶体管以及一第二传导栅晶体管，并且上述第二半写入端口内连至上述第一半写入端口，其中上述第一传导栅晶体管以及上述第二传导栅晶体管的通道长度小于上述第一上拉晶体管以及上述第二上拉晶体管的通道长度；并且
上述读取端口包括一读取端口下拉晶体管以及一读取端口传导栅晶体管，其中上述读取端口下拉晶体管连接至上述第一半写入端口以及上述第二半写入端口的其中一者且上述读取端口传导栅晶体管连接至上述读取端口下拉晶体管。
9.如权利要求8所述的集成电路，还包括延伸于上述随机存取存储器阵列的一行方向的多条Vss线，其中一对相邻的行共用上述Vss线的其中三条Vss线。
10.如权利要求9所述的集成电路，其中上述Vss线系于一第二金属层，上述第二金属层紧接在一底部金属层上方，且其中上述Vss线的上述其中三条Vss线包括：
一第一垂直Vss线，其连接至一第一下拉晶体管的一源极以及一第一静态随机存取存储器单元的一读取端口下拉晶体管的一源极；
一第二垂直Vss线，其连接至上述第一下拉晶体管的一源极以及一邻近于上述第一静态随机存取存储器单元的一第二静态随机存取存储器单元的上述读取端口下拉晶体管的一源极；以及
一第三垂直Vss线，其连接至上述第一静态随机存取存储器单元的一第二下拉晶体管的一源极以及上述第二静态随机存取存储器单元的一第二下拉晶体管的一源极。
11.如权利要求8所述的集成电路，其中上述集成电路包括：
一第一水平Vss线，其直接地在上述静态随机存取存储器单元的一第一静态随机存取存储器单元的上方且于一底部金属层，其中上述第一水平Vss线连接上述第一下拉晶体管的一源极至上述第一静态随机存取存储器单元的上述读取端口下拉晶体管的一源极；
一第二水平Vss线，其直接地在上述静态随机存取存储器单元中邻近于上述第一静态随机存取存储器单元的一第二静态随机存取存储器单元的上方且于上述底部金属层，其中上述第二水平Vss线连接上述第二静态随机存取存储器单元的一第一下拉晶体管的一源极以及至一读取端口下拉晶体管的一源极；以及
一第三水平Vss线，其从上述第一静态随机存取存储器单元的直接上方延伸至上述第二静态随机存取存储器单元的直接上方且于上述底部金属层，其中上述第三水平Vss线连接上述第一静态随机存取存储器单元的一第二下拉晶体管的一源极至上述第二静态随机存取存储器单元的一第二下拉晶体管的一源极。
12.如权利要求8所述的集成电路，还包括：
写入位元线的一互补对，其连接至于一同一行上的静态随机存取存储器单元的第一传导栅晶体管以及第二传导栅晶体管；
一读取位元线，其连接至于上述同一行上的静态随机存取存储器单元的读取端口传导栅晶体管；以及
多条写入字元线与多条读取字元线，其中上述静态随机存取存储器单元的每一上述列连接至上述写入字元线的其中一者与上述读取字元线的其中一者。
13.一种形成一集成电路的方法，包括下列步骤：
形成一双端口静态随机存取存储器单元，包括：
形成一第一上拉晶体管以及一第二上拉晶体管；
形成一第一下拉晶体管以及一第二下拉晶体管；
形成一第一传导栅晶体管以及一第二传导栅晶体管，其中上述第一上拉晶体管、上述第一下拉晶体管以及上述第一传导栅晶体管彼此互相内连以形成一第一半写入端口，且其中上述第二上拉晶体管、上述第二下拉晶体管以及上述第二传导栅晶体管彼此互相内连以形成一第二半写入端口；
形成一读取端口包括一读取端口下拉晶体管连接至上述第一半写入端口以及形成一读取端口传导栅晶体管连接至上述读取端口下拉晶体管；以及
形成一逻辑晶体管，其中上述读取端口下拉晶体管的一第一源/漏极延伸区以及一第一袋区的至少一者与上述逻辑晶体管的一第二源/漏极延伸区以及一第二袋区同时形成，且与上述第一下拉晶体管的一第三源/漏极延伸区以及一第三袋区形成于不同时间。
14.如权利要求13所述的方法，其中上述第一源/漏极延伸区与上述第二源/漏极延伸区及/或上述第一袋区与上述第二袋区利用一第一光刻光罩所形成，且其中上述第三源/漏极延伸区及/或上述第三袋区利用一第二光刻光罩所形成，上述第二光刻光罩不同于上述第一光刻光罩。
15.如权利要求13所述的方法，其中上述第一源/漏极延伸区与上述第二源/漏极延伸区具有一大于上述第三源/漏极延伸区的掺杂浓度，以及上述第一袋区与上述第二袋区具有一小于上述第三袋区的掺杂浓度。
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