CN101820549B - 基于jpeg2000标准的高速实时处理算术熵编码系统 - Google Patents

Abstract

本发明公开了一种基于JPEG2000标准的高速实时处理算术熵编码系统，主要解决现有编码系统复杂度高和编码速度低的问题。该编码系统包括概率区间值预测器、码值预测器、码流缓存器和输出选择器。其中，概率区间值预测器，根据输入的双上下文符号对判断编码符号类型，并将更新后的概率区间值与编码必要参数送给码值预测器；码值预测器，对码值进行更新，判断当前归一化类型，并选择不同的归一化处理器进行归一化操作，分别将四种码流按字节缓存到码流缓存器中，通过输出选择器将并行输入的编码码流按特定优先级顺序依次串行输出。本发明具有编码速度高、复杂度低的优点，可用于各种高速数字设备的图像压缩编码，特别是高速实时卫星遥感图像编码。

Description

基于JPEG2000标准的高速实时处理算术熵编码系统

技术领域

本发明属于图像处理技术领域，涉及压缩编码，特别是一种涉及高速实时处理的算术熵编码系统，用于各种数字设备的图像压缩编码，特别是高速实时卫星图像压缩编码。

背景技术

随着多媒体和网络技术的发展及其在医学影像、遥感图像和数字图像/视频传输等方面的应用，已有的静止图像压缩标准JPEG已不能满足当前实际应用的要求，为此国际标准化组织于2000年11月制定了新的静止图像压缩标准JPEG2000。该标准的核心技术之一就是采用算术熵编码方法对小波变换后的数据进行编码，实现图像数据的压缩处理。

JPEG2000的基本编码流程可以简单描述为：首先对输入图像进行离散小波变换，小波变换后的数据称为小波系数；然后以码块为单位对小波系数进行量化、编码，码块的大小通常为32×32或者64×64；在编码过程中，按小波系数位平面顺序建立相应上下文模型，并将上下文符号对提供给算术熵编码器进行编码处理，从而得到对应码块的编码数据；最后根据预设的压缩比，有选择地输出各个码块对应的编码数据，完成对单幅图像的编码处理。

所述的算术熵编码器的编码原理叙述如下：

算术熵编码器的输入为上下文符号对CXD，包括上下文标号CX和上下文判决D，其输出则是对应的压缩码流，其中CX表示由当前编码像素生成的上下文标号，取值范围为0-18，D表示对应上下文的判决，取值范围为0-1。算术熵编码器根据输入的上下文标号CX自适应地选择相应判决D的概率，依据判决D的值得出准备进行编码的符号值，即大概率符号MPS和小概率符号LPS，以及小概率符号LPS对应的概率Qe，然后调整相应的概率区间值，并输出编码值到码值寄存器。该概率区间值采用16位无符号整数表示，该码值寄存器为32位，并且划分为5个不同的字段，即第31到28位表示4位零数据，第27位表示“进位”位，第26到19位表示编码输出位，第18到16位表示用于隔断进位传播的3位分割位，第15到0位表示码值的小数位。对于编码符号的概率Qe，算术熵编码器采用一个具有47个索引的数组实现，该数组称为概率估计表PET，表中每一项对应一个16位的LPS符号的Qe值。依据JPEG2000标准的规定，将当前编码符号对应的上下文标号CX作为地址来访问一个大小为19×6的数组，得到概率估计表PET的入口索引Index，然后以Index为地址读取PET表中对应LPS符号概率值Qe，并结合当前概率区间值和码值判定具体编码的过程。如果当前概率区间值小于等于0.75，该值对应于十六进制下为0x8000，为了防止溢出，需要对概率区间值和码值进行归一化处理，通过左移概率区间值和码值使概率区间大于0x8000。在归一化的同时，如果码值中码流组成整字节，则进行码流输出过程，即得到最终的编码输出码流。为了防止进位传递，通过设置特定的比特位填充以截断进位的传递。

虽然在JPEG2000标准中给出了算术熵编码的编码方法描述，但是针对硬件实现部分则没有任何相关说明，因此不少学者和公司致力于高速算术熵编码硬件结构的研究和设计工作，提出了各种算术熵编码器硬件实现体系结构，其中具有代表性的硬件结构包括以下七种：

第一种是美国学者Gupta在2004年Midwest Symp.Circuits Syst.(MWSCAS’04)国际会议上发表的文章“High speed VLSI architecture for bit plane encoder of JPEG2000”(2004，vol.2，pp.II233-II236)中提出的高速算术熵编码结构，该结构的吞吐率为平均单个时钟处理1.2个上下文符号对。

第二种和第三种是中国台湾学者K.-K.Ong和Jen-Shiun Chiang分别在2002年Int.Conf.Image Process.(ICIP’02)和2004年IEEE Int.Symp.Circuits and Systems国际会议上发表的文章“A high throughput low cost context-based adaptive arithmetic codec for multiplestandards”(2002，vol.1，pp.I872-I875)和“High-speeds EBCOT with dual context-modelingcoding architecture for JPEG2000”(2004，vol.3，pp.865-868.)中提出的高速算术熵编码结构，其吞吐率均为单个时钟处理1个上下文符号对。

第四种是许超在2005年Int.Conf.Image Process.(ICIP’05)国际会议上发表的文章“A Dual-Symbol Coding Arithmetic Coder Architecture Design for High Speed EBCOTCoding Engine in JPEG2000”中给出的算术熵编码结构，该编码结构在不同上下文输入时可达到单个时钟处理2个上下文符号对，但是当相同上下文输入时编码结构则不能同时处理。

第五种是澳大利亚学者M.Dyer在2006年IEEE Transactions on Circuits and Systems-I：Regular Papers期刊发表的文章“Concurrency Techniques for Arithmetic Coding inJPEG2000”(vol.53，no.6，pp.1203-1213，June 2006)中描述的高速算术熵编码结构。虽然该结构可以实现双上下文符号对并行处理，但是相应结构中存储位较多，对芯片设计造成一定困难，实现复杂度过高。

第六种是国内的一些学者如华林等人在2003年《固体电子学研究与进展》期刊上发表的文章“一种适用于JPEG2000的高速MQ编码器的VLSI实现”(2003年第23卷，第4期，第421-426页)中给出的算术熵编码结构，该结构采用动态流水技术，处理速度为单个时钟处理0.625个上下文符号对，编码速度低。

第七种是梅魁志等人在2007年IEEE Trans.on Circuits and System for VideoTechnology期刊上发表的文章“VLSI Design of a High-Speed and Area-Efficient JPEG2000Encoder”(2007年第17卷，第8期，第1065-1078页)中给出的算术熵编码结构，该结构采用多输入同步流水技术实现算数熵编码，处理速度为单个时钟处理0.625个上下文符号对，编码速度低。

上述七种高速算术熵编码硬件实现结构具有以下缺陷：若实现复杂度较低，则处理速度也较低，如结构六和七；若提高处理速度，则实现复杂度随之急剧增加，如结构一至五。

发明内容

本发明的目的在于避免上述已有技术的不足，提供一种基于JPEG2000标准的高速实时处理算术熵编码系统，以实现在保持复杂度不变的条件下提高编码系统的处理速度。

为实现上述目的，本发明基于JPEG2000标准的高速实时处理算术熵编码系统，包括概率区间值预测器、码值预测器、码流缓存器和输出选择器，其中：

概率区间值预测器，用于通过并行输入的两个上下文符号对判断编码符号类型，并根据编码符号类型对概率区间值与编码必要参数进行更新，更新后的这些参数输出给码值预测器；

码值预测器，用于根据输入参数判断当前归一化类型，同时根据编码符号类型对码值进行更新，并选择不同的归一化处理器对概率区值和码值进行归一化操作，分别输出单次归一化码流、一类双次归一化码流、二类双次归一化码流和排空码流给码流缓存器；

码流缓存器，用于按照码流输出的先后顺序，分别将输入的所述编码码流的输出字节缓存到相应的缓存器中，并行输出给输出选择器；

输出选择器，用于将并行输入的编码码流按特定优先级顺序依次串行输出，完成对上下文符号对的算术熵编码。

所述的概率区间值预测器中的编码必要参数包括符号概率、归一化过程标识和计算输出编码值所需的两个移位计数值。

所述的概率区间值预测器包括双端口索引存储器、索引存储地址产生器、处理单元选择器、上下文标号判断器、处理器、PET存储器和复选器；该处理单元选择器的输入端分别与上下文判决信号和双端口索引存储器产生的大概率标号相连，其输出的使能信号通过数据输入总线与处理器相连；该处理器通过数据输出总线与复选器相连；上下文标号判断器通过对输入的上下文标号进行判断，将相异指示和相同指示信号通过数据总线输出给处理器。

所述的双端口索引存储器采用片内双端口存储器，该双端口索引存储器的地址为输入的第一上下文标号CX0和第二上下文标号CX1，根据索引存储地址产生器产生的索引表得到与上述上下文标号对应的第一大概率标号MPS_CX0和第二大概率标号MPS_CX1，以及对应的第一索引值Index0和第二索引值Index1，并通过数据输入总线与处理器相连。

所述的索引存储地址产生器接收处理器在编码过程中产生并通过数据输入总线输入的索引更新信号，产生更新的索引值提供给双端口索引存储器，以对该双端口索引存储器内部的上下文地址对应的位置进行更新写入。

所述的处理器包括小概率/大概率符号相异处理单元、双小概率符号相异处理单元、双大概率符号相异处理单元、大概率/小概率符号相异处理单元、小概率/大概率符号相同处理单元、双小概率符号相同处理单元、双大概率符号相同处理单元和大概率/小概率符号相同处理单元；各处理单元的输入端通过数据输入总线分别与处理单元选择器、上下文标号判断器以及PET存储器的输出信号相连，根据不同的编码符号类型，独立进行编码概率区间值、码值移位计数值、符号概率的计算以及归一化过程标识的判别，其输出结果通过数据输出总线连接到复选器。

所述的PET存储器采用只读存储器，根据输入的第一索引值Index0和第二索引值Index1将所需索引的概率值及辅助信息读出，并通过数据输入总线传输给处理器。

所述的码值预测器包括前导零判断逻辑、归一化类型判断器、码值更新计算器、复选器、码值寄存器、单次归一化器、一类双次归一化器、二类双次归一化器和排空处理器；输入数据通过数据输入总线分别与前导零判断逻辑、归一化类型判断器、码值更新计算器和复选器相连，该前导零判断逻辑和该归一化类型判断器的输出端均分别连接到单次归一化器、一类双次归一化器和二类双次归一化器的输入端；码值更新计算器与复选器相连，控制该复选器选择不同的输入值，对码值寄存器中存储的当前码值进行更新，并将更新后的码值同时送给单次归一化器、一类双次归一化器、二类双次归一化器和排空处理器。

所述的码流缓存器包括字节输出复选器和先入先出缓存器，该字节输出复选器将输入的单次归一化码流、一类双次归一化码流、二类双次归一化码流和排空码流这四类码流输出的第一字节写入第一先入先出缓存器并形成字节输出0，第二字节写入第二先入先出缓存器并形成字节输出1，第三字节写入第三先入先出缓存器并形成字节输出2，第四字节写入第四先入先出缓存器并形成字节输出3，通过这四个先入先出缓存器分别将字节输出0、字节输出1、字节输出2和字节输出3输出给输出选择器。

所述的输出选择器根据码流缓存器中四个先入先出缓存器的状态，分别读取各个先入先出缓存器中的编码码流并进行串行输出，码流读取的优先级顺序依次为第一先入先出缓存器、第二先入先出缓存器、第三先入先出缓存器和第四先入先出缓存器。

本发明由于在概率区间值预测器中采用了8个不同的处理单元进行有效的双上下文编码符号预测编码，使得每一种可能出现的双上下文编码符号输入情况都逐一枚举，充分利用了双上下文编码符号处理的并行度，完全避免了由于上下文标号相同而导致的编码系统停顿；同时由于本发明采用了三种不同类型的归一化处理器，实现了不同形式归一化操作的并行处理，从而克服了由于不同类型归一化操作带来的复杂运算以及串行化操作。此外由于本发明实现了在单个时钟处理双上下文符号对的算术熵编码，并保证了双上下文符号对不间断的流水处理，因此在实现复杂度没有增长的条件下，编码速度和效率有了显著提高，在高速实时图像编码领域，如高速数码相机、图像检索、高速卫星遥感图像编码、战场监控等多个民用及军用场合具有巨大的应用价值。

附图说明

图1是本发明的系统结构图；

图2是本发明系统中的概率区间值预测器结构图；

图3是本发明系统中的码值预测器结构图；

图4是本发明系统中的码流缓存器结构图；

图5是本发明的整体时序图。

具体实施方式

本发明的技术关键是对算术熵编码系统的编码符号进行预测处理，采用特定的概率预测表结构实现双符号并行编码，以提高编码速度和效率。其编码系统是采用Xilinx ISE 9.1集成开发软件和VHDL、Verilog HDL语言，在Xilinx公司的型号为XC2V3000-6BG728的FPGA上实现。

参照图1，本发明提出的基于JPEG2000标准的高速实时处理算术熵编码系统包括：概率区间值预测器，码值预测器，码流缓存器和输出选择器。其中：

概率区间值预测器，首先根据并行输入的第一上下文符号对(CX0，D0)和第二上下文符号对(CX1，D1)判断编码符号类型，对不同类型的编码符号采用不同的处理单元对概率区间值进行预测更新，同时计算编码必要参数，包括第一上下文标号CX0对应的第一索引值Index0对应的第一小概率符号概率值Qe0以及第二上下文标号CX1对应的第二索引值Index1对应的第二小概率符号概率值Qe1、归一化过程标识和计算输出编码值所需的两个移位计数值NumSLA0和NumSLA1；然后将这些更新后的参数通过总线输出给码值预测器进行对码值的预估判断。

码值预测器，根据输入的概率区间值和编码必要参数判断当前进行归一化的类型；在双编码符号情况下，将归一化类型分为单次归一化、一类双次归一化和二类双次归一化，同时根据不同的编码符号类型，对码值进行相应的更新；对不同的归一化类型，分别采用对应的归一化处理器对概率区值和码值进行归一化操作，在归一化过程中，移位值NumSLA0和NumSLA1用来确定码值进行左移的次数；经过归一化操作后，相应地形成单次归一化码流、一类双次归一化码流和二类双次归一化码流。当编码结束时，码值寄存器中保留的编码码流形成最后的排空码流。这三种归一化码流和排空码流一起输出给码流缓存器。根据算术熵编码的原理，对双编码符号对进行一次编码，以产生至少0字节、至多4字节的输出码流。

码流缓存器，根据输入的四路编码码流的输出字节计数值，分别将各路码流按字节切换写入到4个先进先出缓存器中进行缓存，分别形成字节输出0、字节输出1、字节输出2和字节输出3四种输出码流，这四种输出码流并行地输出给输出选择器。

输出选择器，完成对输入码流的并串转换，即根据码流缓存器中4个独立的先入先出缓存器的空满状态，按特定优先级顺序流依次读出对应缓存器中的码流，形成一路串行输出的最终码流。具体输出过程为：输出选择器按照从第1到第4缓存器的顺序，依次查询各个先进先出缓存器的空状态，如果某一个输出缓存器为不空状态，即内部有数据，则输出该缓存器内的数据，然后进行下一个缓存器状态的查询输出过程，直到所有的缓存器都查询输出完毕。

参照图2，本发明的概率区间值预测器包括双端口索引存储器、索引存储地址产生器、处理单元选择器、上下文标号判断器、处理器、PET存储器和复选器。其中，索引存储地址产生器与双端口索引存储器单向连接；处理单元选择器的输入端分别与上下文判决和双端口索引存储器产生的大概率标号相连，其输出的使能信号通过数据输入总线输出给处理器；上下文标号判断器和PET存储器的输出端均通过数据总线与处理器相连；处理器通过数据输出总线与复选器相连。其中：

该双端口索引存储器为片内双端口存储器，用于存储由索引存储地址产生器产生的索引表；根据算术熵编码算法，上下文取值范围为0-18，索引取值范围为0-46，可用6比特表示，用于自适应概率状态转移，上下文的大概率符号MPS判决的取值范围为0-1，可以1比特表示，用于表示当前大概率符号的取值，因此双端口索引存储器的存储空间大小为19×7比特，其中高6比特位表示上下文索引，最低比特位表示MPS符号判决。该双端口索引存储器以输入的第一上下文标号CX0和第二上下文标号CX1作为地址，根据索引表分别读出与上述上下文标号对应的第一索引值Index0和第二索引值Index1，以及对应的第一大概率标号MPS_CX0和第二大概率标号MPS_CX1，并将这两个索引值通过数据输入总线传递给处理器，同时将这两个大概率标号输出给处理单元选择器。

该处理单元选择器根据输入的两个大概率标号以及第一上下文判决D0和第二上下文判决D1，判断当前双编码符号类型；双编码符号可能的类型包括四种，分别为双大概率编码符号MPSMPS、大概率编码符号/小概率编码符号MPSLPS、小概率编码符号/大概率编码符号LPSMPS和双小概率编码符号LPSLPS，对应的类型使能信号包括双大概率使能MpsMps_En、大概率/小概率使能MpsLps_En、小概率/大概率LpsMps_En和双小概率使能LpsLps_En，这些使能信号通过数据输入总线与处理器相连，用于控制选通处理器中特定的处理单元进行概率区间值的预测。同时，该上下文标号判断器对输入的第一上下文标号CX0和第二上下文标号CX1是否相同进行判断，并将相异指示信号DIFF和相同指示信号SAME通过数据总线输出给处理器，同样用于控制选通处理器中特定的处理单元进行概率区间值的预测。

该处理器包括8个处理单元，分别为小概率/大概率符号相异处理单元、双小概率符号相异处理单元、双大概率符号相异处理单元、大概率/小概率符号相异处理单元、小概率/大概率符号相同处理单元、双小概率符号相同处理单元、双大概率符号相同处理单元和大概率/小概率符号相同处理单元；这8个处理单元分别对应双编码符号的8种类型。处理器根据不同的编码符号类型，采用对应的处理单元进行概率区间值的更新计算，该概率区间值采用寄存器存储；同时计算第一上下文标号CX0对应的第一索引值Index0对应的第一小概率符号概率值Qe0、第二上下文标号CX1对应的第二索引值Index1对应的第二小概率符号概率值Qe1和用于码值计算的两个移位计数值NumSLA0和NumSLA1，其中NumSLA0表示输入第一上下文标号CX0时概率区间值在归一化过程中需左移的次数，NumSLA1表示输入第二上下文标号CX1时概率区间值在归一化过程中需左移的次数，并对归一化过程标识进行判别。处理单元对概率区间值进行预测时，根据输入的第一索引值Index0和第二索引值Index1，将所需的相应小概率符号LPS的概率值以及辅助信息通过输入数据总线从PET存储器中读出。当编码符号类型发生改变时，处理器通过数据输入总线将索引更新信号update_index送给索引存储地址产生器，用以产生更新的索引值new_index，并控制双端口索引存储器将接收到的更新索引值写入到存储器内对应的位置。经过处理器的预测处理，其输出的概率区间值、码值移位计数值、第一小概率符号概率值Qe0、第二小概率符号概率值Qe1和归一化过程标识通过数据输出总线连接到复选器，由复选器输出给码值预测器。

参照图3，本发明的码值预测器包括前导零判断逻辑、归一化类型判断器、码值更新计算器、单次归一化器、一类双次归一化器、二类双次归一化器、复选器、码值寄存器和排空处理器。该码值预测器的输入数据通过数据输入总线分别与前导零判断逻辑、归一化类型判断器、码值更新计算器和复选器相连。首先由归一化类型判断器判断当前的归一化类型，并选择对应的归一化处理器进行编码输出。由于本发明同时对双编码符号对进行编码，对应的归一化次数应为一次或者两次，而根据编码符号的概率类型，两次归一化过程可进一步分为两类，因此在码值预测器中分别采用单次归一化器、一类双次归一化器和二类双次归一化器这三种不同类型的归一化器进行处理。同时码值更新计算器控制复选器对输入的符号概率值Qe或者0值进行选择后，与码值寄存器进行累加处理，实现对码值寄存器的更新运算，更新后的码值分别送给三个归一化器和排空处理器。该前导零判断逻辑分别与三个归一化器的输入端相连，用于判断当前概率区间值的最高位所包含的零的个数，为后续的计算提供参数。然后由选定的归一化器对码值中应该输出的码流位置进行运算判断，并将算术编码的码流从对应的归一化器中输出。当结束上下文编码后，由排空处理器将残留在码值寄存器内的有效码流输出。

参照图4，本发明的码流缓存器包括字节输出复选器和四个独立的先进先出缓存器。由于双编码符号最多产生四个字节的输出码流，因此采用四个独立的先进先出缓存器分别保存输入码流的各个字节。该字节输出复选器将输入的单次归一化码流、一类双次归一化码流、二类双次归一化码流和排空码流分别按照字节顺序依次切换写入到对应的先进先出缓存器，即输入码流的第一字节写入第一先入先出缓存器，第二字节写入第二先入先出缓存器，第三字节写入第三先入先出缓存器，第四字节写入第四先入先出缓存器。通过这四个先入先出缓存器，分别将字节输出0、字节输出1、字节输出2和字节输出3这四路输出码流并行地送给输出选择器。

参照图5，本发明的整体时序图中，双上下文符号对是按照时钟周期依次输入的，即一个时钟周期输入一对双上下文符号对，延迟单元对输入信号进行一个时钟周期的延迟，移位单元表示计算第一索引值Index0对应的第一小概率符号概率值Qe0和第二索引值Index1对应的第二小概率符号概率值Qe1的移位值，A值计算表示概率区间值计算，C值计算表示码值计算，NumSLA0、NumSLA1分别表示对应概率区间值在归一化过程中的左移次数。如图所示，当输入第一对双上下文符号对(CX0，D0)和(CX1，D1)后，在第一个时钟周期CC1内，由移位单元完成第一小概率符号概率值Qe0和第二小概率符号概率值Qe1的移位值的计算，同时将输入的双上下文符号对延迟一个时钟周期；在第二个时钟周期CC2内，首先根据在第一个时钟周期CC1内计算得到的移位值和延迟后的双上下文符号对，进行概率区间值计算，然后分别计算两个概率区间值的左移次数NumSLA0和NumSLA1；在第三个时钟周期CC3内，根据在第二个时钟周期CC2内的计算结果，进行码值计算；在第四个时钟周期CC4内，完成字节输出；在第五个时钟周期CC5内，对输出结果延迟一个时钟周期。相应地，第二对双上下文符号对(CX3，D3)和(CX4，D4)的算术熵编码过程则在第二个时钟周期CC2到第六个时钟周期CC6内处理完成。可见完成一对双上下文符号对的算术熵编码需要5个时钟周期。也就是说，该系统的流水线建立时间为5个时钟周期，当流水线建立后，数据流线性地从流水线流过，这样一来，就能够在单时钟下处理双上下文符号对。而且由于数据流线性流动，即使上下文标号相同，也不需要停止流水线，从而真正实现了双符号吞吐无间隔的目标。

本发明的效果可以通过以下实验数据进一步说明。

表1给出了本发明分别采用Xilinx的FPGA芯片XC2V3000以及Altera的FPGA芯片STRATIX实现的编码系统的主要技术指标，包括FPGA资源利用情况即Slice和LC使用数目、内部占用的存储位数目以及与处理速度相关的时钟频率和吞吐率。

表1  本发明实现的编码系统的主要技术指标

FPGA型号	Slices资源	LCs资源	存储位	时钟频率(MHz)	吞吐率(MSPS)
						XC2V3000	6974	-	1509	48.30	96.60

STRATIX

-

12649

1509

40.53

81.06

从表1可见，本发明实现了在单个时钟处理双上下文符号对的算术熵编码，编码速度和效率显著提高。

表2给出了本发明与现有技术在编码速度和实现复杂度方面的定性比较。可以看出，就处理速度而言，本发明与现有的第五种编码结构的处理速度最高，均达到了2上下文/时钟，但是就复杂度而言，第五种编码结构的实现复杂度明显高于比本发明，该结构内部存储容量为8192位，而本发明的内部存储容量仅为1509位，其中概率估值表1350位，编码索引表159位。

表2  本发明与现有技术在编码速度和实现复杂度方面的比较

各种结构

第一种

第二、三种

第四种

第五种

第六种

第七种

本发明

速度(上下文/时钟)

1.2

1

小于2

2

0.625

0.625

2

复杂度

中

中

高

高

低

低

中

从表2可见，本发明显著地改善了编码速度，可进行高速实时编码处理，同时实现复杂度较低。

以上描述仅是本发明的一个具体实例，显然对于本领域的专业人员来说，在了解了本发明内容和原理后，都可能在不背离本发明原理、结构的情况下，进行形式和细节上的各种修正和改变，但是这些基于本发明思想的修正和改变仍在本发明的权利要求保护范围之内。

Claims (10)

1.一种基于JPEG2000标准的高速实时处理算术熵编码系统，包括：

概率区间值预测器，用于通过并行输入的两个上下文符号对判断编码符号类型，并根据编码符号类型对概率区间值与编码必要参数进行更新，更新后的这些参数输出给码值预测器；

码值预测器，用于根据输入参数判断当前归一化类型，同时根据编码符号类型对码值进行更新，并选择不同的归一化处理器对概率区间值和码值进行归一化操作，分别输出单次归一化码流、一类双次归一化码流、二类双次归一化码流和排空码流给码流缓存器；

码流缓存器，用于按照码流输出的先后顺序，分别将输入的编码码流的输出字节缓存到相应的缓存器中，并行输出给输出选择器；

输出选择器，用于将并行输入的编码码流按特定优先级顺序依次串行输出，完成对上下文符号对的算术熵编码。

2.根据权利要求1所述的基于JPEG2000标准的高速实时处理算术熵编码系统，其特征在于概率区间值预测器中的编码必要参数包括符号概率、归一化过程标识和计算输出编码值所需的两个移位计数值。

3.根据权利要求1所述的高速实时处理算术熵编码系统，其特征在于：概率区间值预测器包括双端口索引存储器、索引存储地址产生器、处理单元选择器、上下文标号判断器、处理器、PET存储器和复选器；该处理单元选择器的输入端分别与上下文判决信号和双端口索引存储器产生的大概率标号相连，其输出的使能信号通过数据输入总线与处理器相连；该处理器通过数据输出总线与复选器相连；上下文标号判断器通过对输入的上下文标号进行判断，将相异指示和相同指示信号通过数据总线输出给处理器。

4.根据权利要求3所述的高速实时处理算术熵编码系统，其特征在于：双端口索引存储器采用片内双端口存储器，该双端口索引存储器的地址为输入的第一上下文标号CX0和第二上下文标号CX1，根据索引存储地址产生器产生的索引表得到与上述第一上下文标号CX0和第二上下文标号CX1对应的第一大概率标号MPS_CX0和第二大概率标号MPS_CX1，以及对应的第一索引值Index0和第二索引值Index1，并通过数据输入总线与处理器相连。

5.根据权利要求3所述的高速实时处理算术熵编码系统，其特征在于：索引存储地址产生器接收处理器在编码过程中产生并通过数据输入总线输入的索引更新信号，产生更新的索引值提供给双端口索引存储器，以对该双端口索引存储器内部的上下文地址对应的位置进行更新写入。

6.根据权利要求3所述的高速实时处理算术熵编码系统，其特征在于：处理器包括小概率/大概率符号相异处理单元、双小概率符号相异处理单元、双大概率符号相异处理单元、大概率/小概率符号相异处理单元、小概率/大概率符号相同处理单元、双小概率符号相同处理单元、双大概率符号相同处理单元和大概率/小概率符号相同处理单元；各处理单元的输入端通过数据输入总线分别与处理单元选择器、上下文标号判断器以及PET存储器的输出信号相连，根据不同的编码符号类型，独立进行编码概率区间值、码值移位计数值、符号概率的计算以及归一化过程标识的判别，其输出结果通过数据输出总线连接到复选器。

7.根据权利要求3所述的高速实时处理算术熵编码系统，其特征在于：PET存储器采用只读存储器，根据输入的第一索引值Index0和第二索引值Index1将所需索引的概率值及辅助信息读出，并通过数据输入总线传输给处理器。

8.根据权利要求1所述的高速实时处理算术熵编码系统，其特征在于：码值预测器包括前导零判断逻辑、归一化类型判断器、码值更新计算器、复选器、码值寄存器、单次归一化器、一类双次归一化器、二类双次归一化器和排空处理器；输入数据通过数据输入总线分别与前导零判断逻辑、归一化类型判断器、码值更新计算器和复选器相连，该前导零判断逻辑和该归一化类型判断器的输出端均分别连接到单次归一化器、一类双次归一化器和二类双次归一化器的输入端；码值更新计算器与复选器相连，控制该复选器选择不同的输入值，对码值寄存器中存储的当前码值进行更新，并将更新后的码值同时送给单次归一化器、一类双次归一化器、二类双次归一化器和排空处理器。

9.根据权利要求1所述的高速实时处理算术熵编码系统，其特征在于：码流缓存器包括字节输出复选器和先入先出缓存器，该字节输出复选器将输入的单次归一化码流、一类双次归一化码流、二类双次归一化码流和排空码流这四类码流输出的第一字节写入第一先入先出缓存器并形成字节输出0，第二字节写入第二先入先出缓存器并形成字节输出1，第三字节写入第三先入先出缓存器并形成字节输出2，第四字节写入第四先入先出缓存器并形成字节输出3，通过这四个先入先出缓存器分别将字节输出0、字节输出1、字节输出2和字节输出3输出给输出选择器。

10.根据权利要求1所述的高速实时处理算术熵编码系统，其特征在于：输出选择器根据码流缓存器中四个先入先出缓存器的状态，分别读取各个先入先出缓存器中的编码码流并进行串行输出，码流读取的优先级顺序依次为第一先入先出缓存器、第二先入先出缓存器、第三先入先出缓存器和第四先入先出缓存器。

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