CN101819519A

CN101819519A - 多功能数字签名电路

Info

Publication number: CN101819519A
Application number: CN200910078354A
Authority: CN
Inventors: 郭宝安; 苏斌; 罗世新; 田心; 王绍麟
Original assignee: Aisino Corp
Current assignee: Aisino Corp
Priority date: 2009-02-26
Filing date: 2009-02-26
Publication date: 2010-09-01
Anticipated expiration: 2029-02-26
Also published as: CN101819519B

Abstract

本发明是一种多功能数字签名电路，其包括：指令接收器、指令调度器、运算控制器、基本运算逻辑单元及数据寄存器，指令接收器接收实现数字签名算法的步骤和完成数字签名算法用到的数据；指令调度器从所述指令接收器中读取指令进行分析，并产生控制所述运算控制器的启始信号；运算控制器接收所述指令调度器产生的启始信号并控制基本运算逻辑单元完成数字签名中的SHA_1摘要、乘、加、减、求逆、点乘、点加计算，并返回完成信号给指令调度器；基本运算逻辑单元与数据寄存器相连，数据在运算控制器的调度下存储于所述数据寄存器，完成数字签名算法的计算，降低了硬件实现的复杂度，节省了成本、加快了签名速度，增强了使用的灵活性。

Description

多功能数字签名电路

技术领域

本发明涉及数字签名技术领域，特别涉及一种多功能数字签名电路。

背景技术

数字签名(Digital Signature)就是附加在数据单元上的一些数据，或是对数据单元所作的密码变换。这种数据或变换允许数据单元的接收者用以确认数据单元的来源和数据单元的完整性并保护数据，防止被人(例如接收者)进行伪造。它是对电子形式的消息进行签名的一种方法，是实现认证的重要工具，它在身份认证、数据完整性、抗抵赖性以及匿名性等方面有重要的应用，是电子商务应用、电子政务推广中的核心技术。常用的数字签名体制有RSA、EIGamal，ECDSA等。其中基于RSA的数字签名算法现在应用十分广泛，而基于ECC的数字签名算法ECDSA则是未来签名算法的热点方向。

数字签名技术是不对称加密算法的典型应用。数字签名指发送者根据消息产生摘要，并对摘要用自身的签名私钥进行加密。消息和用自身签名私钥的数字摘要组成数字签名。其作用是验证消息发送方的身份和消息内容的完整性。考虑到公钥密码运算的速度，一般只对消息摘要进行签名或验证。

现有的数字签名算法中有多种运算，例如：ECDSA和EIGamal数字签名算法，由于运算的不规范性和不相关性，使得其计算步骤繁多，现有的数字签名实现方式都是明文摘要用软件完成，点乘运算法用硬件完成，其它运算由软件来完成。这样会造成1.生成摘要的时间过长；2.软硬件交互过多，导致运算速度低下，增加硬件成本。

因此，如何将上述缺点加以摒除，即为本案创作人所欲解决的技术困难点所在。

发明内容

本发明的主要目的是提供一种多功能数字签名电路，其接口方式简单，点乘，SHA_1共用寄存器和计算电路，采用微指令并行调度，使运算速度大大加快；将数字签名中复杂运算和简单运算分解为乘法全加减异或基本计算，规整了计算操作，减少中间步骤，减少了寄存器的个数。根据各种签名算法的不同，可以通过向指令接收器写入不同指令序列的方式实现运算，方便了签名算法的实现，使应用更加灵活。

为了达到上述目的，本发明采用的技术方案在于：本发明提供一种数字签名电路，其包括：指令接收器、指令调度器、运算控制器、基本运算逻辑单元及数据寄存器，其中，所述的指令接收器，其接收实现数字签名算法的步骤和完成数字签名算法用到的数据，并将它们分别进行存储；所述的指令调度器，其与所述的指令接收器相连，所述的指令调度器从所述指令接收器中读取指令进行分析，并产生控制所述运算控制器的启始信号；所述的运算控制器，其与所述的指令调度器及所述的基本运算逻辑单元相连，所述的运算控制器接收所述指令调度器产生的启始信号并控制所述的基本运算逻辑单元完成数字签名中的SHA_1摘要、乘、加、减、求逆、点乘、点加计算，并返回完成信号给所述的指令调度器；所述的基本运算逻辑单元，其与所述的数据寄存器相连，数据在运算控制器的调度下存储于所述数据寄存器中。

较佳的，所述的指令接收器包括控制接收器和指令寄存器，所述的数据签名算法的步骤分别放入所述的指令寄存器中，所述的完成数字签名算法用到的数据存储于所述数据寄存器中，所述指令寄存器包括指令完成位、指令值和寄存器数据地址。

较佳的，所述的指令接收器与所述的数据寄存器相连，其中，所述指令寄存器及所述的数据寄存器存储数字签名中的有限域内的基本运算。所述的有限域内的基本运算为160位SHA_1计算，256位点乘、点加、求逆、加、减计算及2048位的模乘、模幂、加、减计算。

较佳的，所述的指令调度器包括一个取指控制器及一个指令译码器，所述取指控制器从所述指令接收器取出指令，所述的指令译码器对取出的指令进行译码。

较佳的，所述的运算控制器包括一级运算控制器及二级运算控制器，所述的一级运算控制器包括分别控制、点加、倍点、求逆及SHA_1运算5个有限状态机，所述的一级运算控制器用于向所述的指令调度器返回状态值以及控制所述的数据寄存器与所述基本运算器之间的数据交换；所述的二级运算控制器具有分别控制完成模乘、模减运算的4个有限状态机及一个7位的计数器。

较佳的，所述的基本运算逻辑单元包括：基本运算器，多路选通器，逻辑比较器。所述的基本运算器包括SHA_1摘要逻辑电路，乘法器，全加器，减法器以及显示所述基本运算逻辑单元是否可用的部件状态位；所述多路选通器作为所述基本运算器和所述数据寄存器之间的双向数据通路；所述逻辑比较器接收所述运算控制器的控制信号，数据地址和所述数据寄存器的指令序号和数据地址，所述逻辑比较器将两个数据地址进行比较，并将所述控制信号与所述指令序号进行比较从而确定控制所述多路选通器的通路。

本发明的有益效果在于：本发明在指令执行的并行性，数据处理的规整性，器件的复用性，重构性上具有一定的创新性。通过并行取指令，器件独立，使得SHA_1摘要的同时，相关的加解密运算也可以并行的运行。相对于以前的明文摘要用软件完成，其它运算法用硬件完成的方法相比，提高了系统性能的同时减少元件数目。该电路除了能实现ECDSA数字签名外，只要以有限域内的运算为核心的加解密签名协议都可通过以微程序形式输入到指令寄存器的方式快速实现，使应用更加灵活。

同时，引入了RISC精简指令集的概念，将原有复杂的运算划分为较为规整的几个基本运算单元。这些大数运算的基本单元不影响执行速度，把复杂些的控制逻辑单列在指令调度器中，通过逻辑比较，多路选通器和控制状态位适度解决计算中的并行问题。电路本身具有很大的灵活性，可以改进成为ECIES等众多非对称加解密算法的实现。主控芯片事先将协议算法分解后，存于指令调度器中，执行过程中，主控芯片可进行其它操作，从而也实现了并行性，进一步提高协处理器的智能水平。

附图说明

图1为本发明多功能数字签名电路组成框图；

图2为本发明多功能数字签名电路系统组成示意图；

图3为本发明基本运算逻辑单元与数据寄存器电路框图。

附图标记说明：1-指令接收器；2-指令调度器；3-运算控制器；4-基本运算逻辑单元；5-数据寄存器；11-控制接收器；111-缓存；112-选通器；12-指令寄存器；21-取指控制器；22-指令译码器；31-一级运算控制器；32-二级运算控制器；41-基本运算器；42-多路选通器；43-逻辑比较器。

具体实施方式

以下结合附图，对本发明上述的和另外的技术特征和优点作更详细的说明。

请参阅图1，为本发明多功能数字签名电路组成框图，其包括，指令接收器1、指令调度器2、运算控制器3、基本运算逻辑单元4及数据寄存器5，其中，

所述的指令接收器1接收实现数字签名算法的步骤和完成数字签名算法用到的数据，并将它们分别进行存储；所述的指令调度器2与所述的指令接收器1相连，所述的指令调度器2从所述指令接收器1中读取指令进行分析，并产生控制所述运算控制器3的启始信号，并返回指令完成信号给所述的指令接收器1；所述的运算控制器3与所述的指令调度器2及所述的基本运算逻辑单元4相连，所述的运算控制器3接收所述指令调度器2产生的启始信号并控制所述的基本运算逻辑单元4完成数字签名中的SHA_1摘要、乘、加、减、求逆、点乘、点加、模乘、模幂计算；所述的基本运算逻辑单元4与所述的数据寄存器5相连，数据在运算控制器3的调度下存储于所述数据寄存器5中。

请参阅图2，为本发明多功能数字签名电路系统组成示意图，由图中可以看出，所述的指令接收器1包括控制接收器11及指令寄存器12两部分，所述的控制接收器11包括一个缓存111及一个选通器112，其中所述的缓存111是由8位的移位寄存器组成1024位存储器，当外部数据写入指令接收器1的缓存111完成后，由指令头判断所述外部数据是指令还是数据，并通过地址总线上的值将所述外部数据选通送入相应的指令寄存器12或数据寄存器5中。所述的指令寄存器12用于存放数字签名算法的步骤，其包括指令完成位，指令值及寄存器数据地址，其中，指令完成位标志指令是否已经执行完，指令值为控制所述SHA_1摘要、乘、加、减、求逆、点乘、点加、模乘、模幂这些指令的编号。

所述的指令调度器2分别与所述的指令接收器1及所述的运算控制器3相连，所述的指令调度器2包括取指控制器21及指令译码器22，所述取指控制器21从指令接收器1中取出指令，并对指令格式中的数据地址，指令类型进行分析，通过查看数据寄存器5的完成标志位，决定是否把取出的指令送入指令译码器22。当取出的指令送入到指令译码器22后，所述的指令译码器22对取出的指令进行译码，产生运算控制器3的启始信号，并返回指令完成信号给所述的指令接收器1，所述的指令调度器2可以产生2个以上的启始信号触发所述的运算控制器3。

指令调度器2还包括一个地址译码器、4个选通器、一个8位计数器、2个状态位寄存器。

所述的指令值进入指令译码器22后，译码出一个信号用于选通上一条指令的完成位，此信号用于确定上一条指令已经完成。指令中数据的数据地址进入所述的指令译码器22，译码处一个信号控制选择数据寄存器5的状态位，此两个信号用于选通各控制状态机的功能。所述的两个状态位寄存器为启始位寄存器及结束位寄存器；所述的8位计数器用于指令序列的计数，只有当该指令执行完毕的结束位寄存器置位后，所述的8位计数器才会加1。

继续参阅图2所示，所述的运算控制器3与所述的指令调度器2及所述的基本运算逻辑单元4相连，所述的运算控制3控制所述的基本逻辑单元4完成单步的SHA_1摘要、乘、加、减、求逆、点乘、点加、模乘、模幂计算；所述的控制运算器3通过所述的指令调度器2的启动，直接控制所述的基本运算逻辑单元4完成上述各种计算，所述的运算控制器3同时直接调度数据寄存器5的数据进行传递与交换，并向指令调度器2返回完成状态信号。

所述的运算控制器3包括一级运算控制器31及二级运算控制器32，所述的一级运算控制器31包括分别控制、点加(P1+P2)、倍点(2P)和求逆运算(Z^-1modp)，SHA_1运算的5个有限状态机，所述的一级运算控制器31用于向所述的指令调度器22返回状态值，所述的一级运算控制器31同时产生控制多路选通器完成数字寄存器5与基本运算逻辑单元4之间数据交换的信号。状态标志位标志该状态机是否处于可用状态，选通逻辑会根据运算控制器3的状态标志位进行选择或等待。

所述的二级运算控制器32具有分别控制完成模乘、模减运算的4个有限状态机和一个7位计数器，以及模乘运算中，完成预计算(2²ⁿ mod p)的部件。

配合参阅图3，为本发明基本运算逻辑单元与数据寄存器电路框图，所述的基本运算逻辑单元4与所述的运算控制器3及所述的数据寄存器5相连，其中，所述的基本运算逻辑单元4包括基本运算器41、多路选通器42及逻辑比较器43。

其中，所述的基本运算器41由SHA_1摘要逻辑电路，乘法器，全加器，减法器以及部件状态位组成，所述的SHA_1摘要逻辑电路，乘法器，全加器及减法器4个组件逻辑分离开来，互不共享，分别用于将512位的明文转换为160位的摘要，计算模乘与普通乘法，计算全加与模加，计算全减与模减，所述的部件状态位反映了某时刻各部件的状态，反馈输出给指令调度器2和运算控制器3用于取指令和标识计算结束，上述运算的启始信号均由运算控制器3给出。

所述的多路选通器42作为基本运算器41和数据寄存器5之间的双向数据通路。所述多路选通器42根据不同的控制信号，选通指定寄存器的数据进行计算，将计算结果存入指定寄存器。所述的的多路选通器42可由多个2路选通器构成。

所述的逻辑比较器43接收外部运算控制器3的控制信号，数据地址和数据寄存器5的指令序号和数据地址。逻辑比较器43将2个数据地址进行比较，并将控制信号与指令序号进行比较从而确定控制上述多路选通器42的通路。

所述的数据寄存器5与所述的指令分析器1、指令调度器2、所述的运算控制器3及基本运算逻辑单元4相连，用于存储各种运算的数据和计算中的临时数据。每一组数据前都有数据地址，完成位和指令序号3个标识，数据地址是外部命令给出；完成位标识该数据是否可用，由运算控制器3给出；指令序号是指该数据属于哪条指令，由指令调度器2给出。数据区由5个1024位的寄存器组成，第一个1024位寄存器由32个32位的寄存器构成，用于SHA_1运算，同时也可用于其它运算数据的存储。

ECDSA算法即椭圆曲线数字签名算法，此种算法需要椭圆曲线点加、点乘、模算术和SHA_1等运算，下面，举例说明ECDSA算法在此电路中的运算过程：

ECDSA算法的签名步骤如下：

1.在1-n-1中选取随机数k；

2.计算R＝kG＝(x，y)同时r＝x mod n.如果r＝0回到第一步；

3.计算s ＝k^-1(H(D)+d_A r)mod n，H为消息摘要；

4.消息D的签名对是(r，s)。

算法的验证步骤如下：

1.首先验证r，s是否在1-n-1中；

2.计算w＝s^-1 mod n and H(D)，H为消息摘要；

3.计算u1＝H(D)w mod n同时u₂＝rw mod n；

4.计算R’＝u₁ G+u₂Q_A＝(x’，y’)；

5.计算v’＝x’mod n，若v’＝r则签名通过。

在上述签名和验证过程中，用到的计算有点乘计算、点加计算、模乘计算，模逆计算，SHA_1计算。其中，SHA_1计算的实现比较独立。点乘计算可拆分成点加计算和倍点计算。而倍点计算、点加计算及模逆计算由模乘计算构成。模乘计算可分解为乘法计算与加，减法的流水并行逻辑。

在签名过程中，存在1次点乘计算、3次模乘计算、1次模逆计算和一次SHA_1计算，其中，模计算调整为乘数为1的模乘计算。

在验证的过程中，存在2次点乘计算、一次模逆计算、1此模乘计算、1次SHA_1计算和1次模加计算。

上述ECDSA算法的步骤分别放入指令接收器1的指令寄存器12中

所述的指令接收器1接收实现ECDSA算法的步骤和完成ECDSA算法用到的数据，并将它们分别进行存储于指令寄存器12及数字寄存器5中，所述的指令调度器2从所述指令接收器1中读取指令进行分析，并产生控制所述运算控制器3的启始信号，并返回指令完成信号给所述的的指令接收器1，所述的运算控制器3接收所述指令调度器2产生的启始信号并控制所述的基本运算逻辑单元4完成ECDSA算法中的SHA_1摘要、乘、加、减、求逆、点乘、点加计算；所述的基本运算逻辑单元4与所述的数据寄存器5相连，数据在运算控制器3的调度下存储于所述数据寄存器5中。

以上说明对本发明而言只是说明性的，而非限制性的，本领域普通技术人员理解，在不脱离以下所附权利要求所限定的精神和范围的情况下，可做出许多修改，变化，或等效，但都将落入本发明的保护范围内。

Claims

1.一种多功能数字签名电路，其特征在于：其包括：指令接收器、指令调度器、运算控制器、基本运算逻辑单元及数据寄存器，其中，

所述的指令接收器，其接收实现数字签名算法的步骤和完成数字签名算法用到的数据，并将它们分别进行存储；

所述的指令调度器，其与所述的指令接收器相连，所述的指令调度器从所述指令接收器中读取指令进行分析，并产生控制所述运算控制器的启始信号；

所述的运算控制器，其与所述的指令调度器及所述的基本运算逻辑单元相连，所述的运算控制器接收所述指令调度器产生的启始信号并控制所述的基本运算逻辑单元完成数字签名中的SHA_1摘要、乘、加、减、求逆、点乘、点加计算，并返回完成信号给所述的指令调度器；

所述的基本运算逻辑单元，其与所述的数据寄存器相连，数据在所述运算控制器的调度下存储于所述数据寄存器中。

2.根据权利要求1所述的多功能数字签名电路，其特征在于，所述的指令接收器包括控制接收器和指令寄存器，所述的数据签名算法的步骤分别放入所述的指令寄存器中，所述的完成数字签名算法用到的数据存储于所述数据寄存器中，所述指令寄存器包括指令完成位、指令值和寄存器数据地址。

3.根据权利要求2所述的多功能数字签名电路，其特征在于，所述的指令接收器与所述的数据寄存器相连，其中，所述指令寄存器及所述的数据寄存器存储数字签名中的有限域内的基本运算。

4.根据权利要求3所述的多功能数字签名电路，其特征在于，所述的有限域内的基本运算为160位SHA_1计算，256位点乘、点加、求逆、加、减计算及2048位的模乘、模幂、加、减计算。

5.根据权利要求1所述的多功能数字签名电路，其特征在于，所述的指令调度器包括一个取指控制器及一个指令译码器，所述取指控制器从所述指令接收器取出指令，所述的指令译码器对取出的指令进行译码。

6.根据权利要求1所述的多功能数字签名电路，其特征在于，所述的运算控制器包括一级运算控制器及二级运算控制器，所述的一级运算控制器包括分别控制、点加、倍点、求逆及SHA_1运算5个有限状态机，所述的一级运算控制器用于向所述的指令调度器返回状态值以及控制所述的数据寄存器与所述基本运算器之间的数据交换；所述的二级运算控制器具有分别控制完成模乘、模减运算的4个有限状态机及一个7位的计数器。

7.根据权利要求1所述的多功能数字签名电路，其特征在于，所述的基本运算逻辑单元包括：基本运算器，多路选通器，逻辑比较器。

8.根据权利要求7所述的多功能数字签名电路，其特征在于，所述的基本运算器包括SHA_1摘要逻辑电路，乘法器，全加器，减法器以及显示所述基本运算逻辑单元是否可用的部件状态位。

9.根据权利要求8所述的多功能数字签名电路，其特征在于，所述多路选通器作为所述基本运算器和所述数据寄存器之间的双向数据通路。

10.根据权利要求8所述的多功能数字签名电路，其特征在于，所述逻辑比较器接收所述运算控制器的控制信号，数据地址和所述数据寄存器的指令序号和数据地址，所述逻辑比较器将两个数据地址进行比较，并将所述控制信号与所述指令序号进行比较从而确定控制所述多路选通器的通路。