CN101636922B - 自测试结构和测试数字接口的方法 - Google Patents

Abstract

一种数字接口(22)包括自测试结构(56)。该结构(56)包括发射部(52)和具有相关器(68)的接收部(36)。测试该接口(22)的方法(114)包括：将接收部(36)与发射部(52)耦合，以及以高数据速率将测试数据结构(86)从发射部(52)传递到接收部(36)。测试数据结构(86)包括预先定义的同步码型(88)、报头(90)和有效载荷(92)。接收部(36)检测该同步码型(88)并且在相关器(68)处执行时间帧同步(148)。当同步(148)成功时，接收部(36)解码(154、162)报头(90)和有效载荷(92)。如果时间帧同步(148)和解码(154、162)成功，则以低数据速率输出验证指示符(100)用于外部观察。

Description

自测试结构和测试数字接口的方法

技术领域

本发明通常涉及数字通信的领域。更具体地，本发明涉及射频数字接口的测试。

背景技术

在移动通信技术的背景下使用被称为3G的第三代技术，而模拟蜂窝技术被视为第一代技术，数字个人通信服务(PCS)技术被视为第二代技术。第三代(3G)移动技术提供的关键特征是极大的容量和宽带功能，用于支持更大量的语音和数据客户、高度的全球性设计共同性、服务兼容性、具有全球漫游功能的小型袖珍终端的使用、互联网和其他多媒体应用、以及范围广泛的服务和终端。与3G关联的某些服务提供了同时传输语音数据(电话呼叫)和非语音数据(诸如下载信息、视频电话、交换电子邮件和即时消息传递)的能力。

收发信机是用于实现该高速度、高容量通信系统的不可或缺的部件。收发信机是包括用于交换诸如语音、数据等信息的发射机和接收机两者的双向无线电系统。用于收发信机和无线局域网(WLAN)设备的数字接口变得越来越快以满足诸如3G的不断演进的通信技术的需要。例如，具有3G功能的射频(RF)数字接口，诸如“DigRF 3G”RF数字接口标准，可以以超过三百兆比特每秒的高比特速率支持电路和分组数据。

随着对无线通信系统的依赖性继续增加以及系统继续演进，对可靠性的需要相应地增加。在半导体芯片上构建的收发信机及其非钟控(non-clocked)数字接口的实现中，测试是一个挑战。该测试带来了成本和精度方面的挑战。例如，用于测试现有收发信机的数字接口的自动化测试设备能够处理以诸如312Mbps的高数据速率发射或接收的数据信号。具有RF功能并且可以利用高数据速率数字数据信号操作的该自动化测试设备是昂贵的，导致了用于进行测试的不期望的高成本。其他更加经济的现有自动化测试设备能够执行低数据速率功能测试。然而，由于在较高数据速率下执行的操作不能在低数据速率功能测试中确认，因此运行低数据速率功能测试是不合期望的。因此，不能确认半导体芯片上形成的数字接口是否已经被没有制造缺陷地生产。因此，需要一种用于准确地和成本有效地测试非钟控数字接口的功能性的方法和系统。

附图说明

通过结合附图参考具体说明和权利要求可以更加完整地理解本发明，在附图中相同的附图标记表示相似的项目，并且：

图1示出了其中可以实现数字接口的系统的框图；

图2示出了用于图1的系统的数字接口的测试配置的框图；

图3示出了用于测试数字接口的功能性的数字接口测试过程的流程图；

图4示出了数字接口测试过程的测试配置子过程的流程图；

图5示出了数字接口测试过程的环回(loopback)测试子过程；并且

图6示出了在执行图5的环回测试子过程期间产生的测试信号的图表。

具体实施方式

一个实施例提供了一种用于数字接口的内建自测试(BIST)结构和一种用于测试该数字接口的方法。该数字接口是包括高速线路驱动器、线路接收机和高速相关器的非钟控接口。为了实现高精度功能测试，BIST结构允许在这些功能块(即，线路驱动器、线路接收机和相关器)的全数据速率下通过内部生成的和错误比较的信号测试这些功能块。测试结果被写入到慢的存储器或者自其读出，由此自动测试设备仅需要慢数据速率数字数据。如此，所公开的实施例使得能够使用较经济的较低数据速率的自动化测试设备进行全数据速率测试。结合非钟控射频(RF)数字接口讨论了所公开的实施例。然而，该示例同样适用于任何非钟控数字接口。

图1示出了其中可以实现数字接口22的系统20的框图。系统20可以是被配置用于第三代(3G)通信功能的收发信机。系统20包括基带芯片24和射频(RF)前端芯片26。数字接口22插入在基带芯片24和RF前端芯片26之间。更具体地，基带芯片24和RF前端芯片26每一个都包括其自身的嵌入式数字接口22。第一数字接口25嵌入在基带芯片24中，而第二数字接口27嵌入在RF前端芯片26中，以便于基带芯片24和RF前端芯片26之间的通信。基带芯片24和RF前端芯片26可以独立地生产并且其对应的第一和第二数字接口25和27分别可以在制造过程中并入到基带芯片24和RF前端芯片26的每一个中。

参考数字“25”在此处用于区分嵌入在基带芯片24中的数字接口22中的一个，而参考数字“27”在此处用于区分嵌入在RF前端芯片26中的数字接口22中的一个。然而，应当理解，第一和第二数字接口25和27基本上相同。因此，下文在分别提及第一数字接口25和第二数字接口27中任一个时，将使用参考数字“22”。此外，下文在标识嵌入在基带芯片24和RF前端芯片26中任一个中的特定的数字接口22时，将使用参考数字“25”和“27”。

对于信号发射，自系统20的上游电路(未示出)接收由箭头28表示的语音或数据信号。基带芯片24将语音或数据信号28转换为基带模拟或数字信号30，该信号30被从基带芯片24的发射部分32传递到第一数字接口25的发射部52。基带信号30随后自第一数字接口25的发射部52经由第二数字接口27的接收部36向RF前端芯片26的发射部分34传递。被具体化为第一和第二数字接口25和27的数字接口22是具有差分信令(signaling)的异步串行接口，基带芯片24和RF前端芯片26在差分信令上传递控制和数据信号的成功传输。数字接口22管理自基带芯片24传递到RF前端芯片26的操作模式控制、同步信号和基带信号30。RF前端芯片26的发射部34将基带信号30转换为可以施加到天线40用于发射的外发RF信号38。

对于信号接收，在系统20的天线44处接收进入的RF信号42。尽管示出了两个天线，但是本领域的技术人员将认识到，天线40和天线44可以是被配置来发射和接收信号的相同部件。进入的信号42被输入到RF前端26的接收部分46，在这里该信号被转换为基带模拟或数字信号48并且被传递到第二数字接口27的发射部52。基带信号48随后被从第二数字接口27的发射部52经由第一数字接口25的接收部36向基带芯片24的接收部分50传递。被具体化为第一和第二数字接口25和27的数字接口22管理自RF前端芯片26传递到基带芯片24的操作模式控制、同步信号和基带信号48。在基带芯片24的接收部分50处，基带信号48被转换为由箭头54表示的语音或数据信号。

如下文将更详细讨论的，数字接口22的接收部36和发射部52一起包括内建自测试(BIST)结构56，该结构允许在数字接口22内部在全数据速率下进行数字接口22的功能测试，这对于数字接口22的可靠测试是必要的。然而，针对数字接口22的测试接口在比数字接口22的全数据速率慢的数据速率下运行，因此允许使用较经济的较慢数据速率的自动化测试设备。尽管在定义312Mbps的用于数字接口22的全数据速率的DigRF 3G数字接口的背景下讨论了本发明，但是这不是限制。而是，可以采用利用具有小于或大于312Mbps数据速率的设备的其他实施例，对于该实施例，通过使用较慢数据速率的自动测试设备代替高数据速率自动化测试设备，对于功能测试可以实现成本节约。

图2示出了用于系统20(图1)的数字接口22的测试配置的框图。图2中示出了构成数字接口22的BIST结构56的接收部36和发射部52的部件。然而，应当理解，数字接口22可以包括此处出于使说明清楚的目的而未示出的多种另外的部件。

数字接口22的发射部52包括与线路驱动器60通信的输出控制器，该输出控制器在此处被称为发射接口部分58。接收部36包括经由内部环回多路复用器65与输入控制器通信的线路接收机62，该输入控制器在此处被称为接收接口部分64。多种实施例可以使得能够实现外部模式环回测试(下文讨论)、内部模式环回测试(下文讨论)、或者外部模式和内部模式环回测试两者。因此，仅在要提供外部模式和内部模式环回测试功能时需要多路复用器65。

数字测试多路复用器66与接收接口部分64的输出67通信，并且数字相关器68位于接收接口部分64中。此外，数字测试多路复用器66具有与低数据速率自动化测试设备74的输入72耦合的输出70。如上文所述的，发射接口部分58、线路驱动器60、线路接收机62、接收接口部分64和数字相关器68可被配置为以高数据速率操作。例如，这些部件可以以312Mbps的全数据速率操作。与自动化测试设备74关联的术语“低数据速率”意指已知的测试仪，该测试仪的功能主要是最大数据速率低于数字接口22的全数据速率的混合信号。

数字接口22是非钟控数字接口。在正常操作中，在线路接收机62处接收外部信号。例如，在系统20的配置中(图1)，自基带芯片24传递基带信号30(图1)并且在RF前端26(图1)的第二数字接口27(图1)的线路接收机62处接收该信号。数字相关器68执行与进入的基带信号30的时间对准，并且检测基带信号30中的数据结构。如上文讨论的，基带信号30随后被传递到RF前端芯片26(图1)的发射部分34。相似地，在系统20的配置中，自RF前端芯片26传递基带信号48(图1)并且在基带芯片24的第一数字接口25(图1)的线路接收机62处接收该信号。此外，在正常操作中，自线路驱动器60输出信号。例如，在系统20的配置中(图1)，自第一数字接口25的发射部52的线路驱动器60输出基带信号30。同样地，自第二数字接口25的发射部52的线路驱动器60输出基带信号48。

数字接口22的BIST结构56被配置用于环回测试。环回测试通常意指其中信号被发射并且返回发送设备诊断过程(procedure)。返回的信号可以与发射信号比较以便于评估设备的完整性。BIST结构56使得能够实现外部模式环回测试76和内部模式环回测试78。通过使线路驱动器60的输出与线路接收机62的输入临时互连，执行外部模式环回测试76以利用数字相关器68测试发射接口部分58、线路驱动器60、线路接收机62和接收接口部分64。通过使来自发射接口部分58的输出与到接收接口部分64的输入临时互连，由此旁通线路驱动器60和线路接收机62，执行内部模式环回测试78以利用数字相关器68测试发射接口部分58和接收接口部分64。

为了配置用于外部模式环回测试76的数字接口22，外部线路79互连在线路驱动器60的驱动器输出80和线路接收机62的接收机输入82之间。因此，第一线路79位于数字接口22外部。当在发射接口部分58和接收接口部分64中的每一个处测试模式信号84被断言(assert)时，发起外部模式环回测试76。可以响应来自例如自动化测试设备74的外部激励断言测试模式信号84。一旦断言了测试模式信号84，则发射接口部分58向线路驱动器60发送测试数据码型(pattern)，即测试数据结构86。线路驱动器60输出测试数据结构86，随后在线路接收机62处经由第一线路79接收该测试数据结构86。线路接收机62将测试数据结构86传递到接收接口部分64，在该接收接口部分中该测试数据结构86被检测和解码(下文讨论)。

在一个实施例中，测试数据结构86包括同步码型88、报头90和有效载荷92。如果测试数据结构86被成功检测和解码，则接收接口部分64向数字测试多路复用器66输出一个或多个验证指示符信号，在该情况中，即同步有效信号(SYNC)94、报头有效信号(HDR)96和有效载荷有效信号(PL)98。数字测试多路复用器66随后可以以相对于数字接口22的全操作数据速率为低的数据速率向低数据速率自动化测试设备74输出信号94、96和98，作为至少一个验证指示符100，例如静态通过标志。例如，数字接口22的全数据速率可以是312Mbps，而验证指示符100可以被以显著低的数据速率(例如小于80Mbps)输出。在一个实施例中，验证指示符100可以通过使同步有效信号94、报头有效信号96和有效载荷有效信号98之一或所有缺失，来信号通知测试数据结构86的不成功的检测和解码。然而，在替换实施例中，验证指示符100可以通过接收接口64生成和输出的错误信号，例如静态失败标志，来信号通知测试数据结构86的不成功的检测和解码。在另一替换实施例中，数字测试多路复用器66可被旁通或者甚至缺失，并且同步有效信号94、报头有效信号96和有效载荷有效信号98中的任意或所有可以被直接输出到低数据速率自动化测试设备74。

发射接口输出102被插入在发射接口部分58和线路驱动器60的输入之间，并且接收接口输入104被插入在接收接口部分64和线路接收机62之间。更特别地，接收接口输入104位于内部环回多路复用器65的输出106和接收接口部分64之间。BIST结构56进一步包括第二线路108，例如导电迹线，用于经由内部环回多路复用器65将发射接口输出102选择性地互连到接收接口输入104。即，第二线路108使发射接口输出102与内部环回多路复用器65的输入110互连。为了配置用于内部模式环回测试78的数字接口22，在内部环回多路复用器65处断言内部模式信号112，并且测试模式信号84被断言。在内部模式信号112和测试模式信号84均被断言时，数字接口22仅被置于内部模式环回测试78中。因此，内部环回多路复用器65用作在例如缺省模式(即，连接外部线路79时的外部模式环回测试76)和替换模式(即，未连接外部线路79时的内部模式环回测试78)之间选择的开关。一旦数字接口22被置于内部模式环回测试78中，则执行上文简要讨论的相同的测试过程。

图3示出了用于测试数字接口22(图2)的功能性的数字接口测试过程114的流程图。将结合测试单个数字接口22的半导体芯片讨论下面的方法。然而，下面的方法等同地适用于多位点测试以便于获得高的测试吞吐量。一个示例性多位点测试配置是四位点应用，其中同时测试四个具有数字接口22的半导体芯片。数字接口测试过程114的任务可以通过操作员干预和/或来自低数据速率自动化测试设备74的信令来执行，并且可以在数字接口22中被实现为软件、硬件或其某种组合。此外，数字接口测试过程114可被实现来测试被具体化为嵌入在基带芯片24中的第一数字接口25(图1)的数字接口22的功能性，和/或测试被具体化为嵌入在RF前端26(图1)中的第二数字接口27(图1)的数字接口22的功能性。

数字接口测试过程114开始于任务116。在任务116中，执行测试配置子过程以建立外部模式环回测试76(图2)或内部模式环回测试(图2)之一。将结合图4详细讨论该测试配置子过程。

在任务116之后执行任务118。在任务118中，执行环回测试子过程以测试具有数字接口22的半导体芯片的功能性。将结合图5详细讨论该环回测试子过程。在任务118之后，数字接口测试过程114退出。当然，在生产线应用中，对于正在制造的所有数字接口芯片22重复数字接口测试过程。

图4示出了数字接口测试过程114(图3)的测试配置子过程120的流程图。测试配置子过程120可以通过操作员干预、来自低数据速率自动化测试设备74的信令(图2)或者其某种组合来执行。

测试配置子过程120开始于查询任务122。在查询任务122中，确定是否将执行外部模式环回测试76(图2)。在将执行外部模式环回测试76时，子过程120前进到任务124。

在任务124中，使用外部安置的传输线路76(图2)使驱动器输出80(图2)与接收机输入82互连。在任务124之后，过程控制前进到任务126。在任务126中，测试模式信号84(图2)被断言。

然而，在查询任务122中，当确定将不执行外部模式环回测试76时，即将执行内部模式环回测试78(图2)时，过程控制前进到任务128。在任务128中，在内部环回多路复用器65处断言内部模式信号112，以使得发射接口输出102(图2)能够经由第二线路108和内部环回多路复用器65(图2)与接收接口输入104互连。

在任务128之后，过程控制前进到任务126，在任务126中测试模式信号84被断言。在任务126之后，测试配置子过程120退出，启动外部模式环回测试76或内部模式环回测试78。

图5示出了数字接口测试过程114(图3)的环回测试子过程130。通过数字接口22(图2)的BIST结构56(图2)响应于测试配置子过程120(图4)中的测试模式信号84(图2)的断言发起环回测试子过程130。环回测试子过程130可以在数字接口22中实现为软件、硬件或者软件和硬件的组合。在图5的流程图中，术语“RX：”意指由数字接口22的接收部36(图2)采取的操作，而术语“TX：”意指由数字接口22的发射部52采取的操作。

环回测试子过程130开始于任务132。在任务132中，接收接口部分64(图2)搜索任何进入的数据中的同步码型88(图2)。

结合任务132执行任务134。在任务134中，发射接口部分58输出测试数据结构86(图2)。尽管任务132和134被说明为串行操作，但是应当理解，它们很可能响应测试模式信号84(图2)的断言同时执行。

在示例性情形中，一旦断言了测试模式信号84，则发射接口部分58将向线路驱动器60(图2)发送周期性重复的固定帧。该固定帧是测试数据结构(图2)。发射接口部分58可以在诸如0.769微秒的时间间隔之后发送测试数据结构86，并且对于整个测试持续期间，将每0.769微秒重复输出测试数据结构86。在一个实施例中，发射的比特流，即测试数据结构86，是周期性发射的分组化的固定帧。然而，在本发明的替换实施例中，该比特流，即测试数据结构，可由低数据速率自动化测试设备74(图2)输入，在该情况中测试数据结构可以是固定的或变化的、单次的(single shot)或周期性的、分组化的或非分组化的。即，本发明适用于需要相关的任何非钟控比特流接口。

结合环回测试子过程130的任务134参考图6，图6示出了在执行环回测试子过程130期间产生的测试信号的图136。图136示出了测试模式信号84已被断言并且在测试持续期间138中将保持被断言。然而，在该示例性情形中，在执行测试配置子过程120期间未断言内部模式信号112。因此，当前的环回测试子过程130作为外部模式环回测试76(图2)运行。如所示出的，发射接口部分58(图2)在测试重复延迟间隔140之后发送测试数据结构86。由测试重复延迟间隔140分开地重复发送测试数据结构86。在替换实施例中，测试可以是单次事件。因此，在这样的实施例中，将不需要测试重复延迟间隔140。

再次参考图5，响应在任务134中自发射接口部分58传递测试数据结构134，过程控制前进到查询任务144。在查询任务144中，确定测试持续期间138(图6)是否已期满。当测试持续期间138已期满时，环回测试子过程130退出。然而，当测试持续期间138未期满时，过程控制前进到查询任务146。

在查询任务146中，确定在任何进入的信号中是否识别了同步码型88。接收接口部分64搜索同步码型88(图2)，该同步码型88位于每个测试数据结构86(图2)的起点处。同步码型88可以是例如用于检测测试数据结构86的十六比特已知码型。在未识别同步码型88时，子过程130环回到任务132以继续监视同步码型88并且在测试持续期间138(图6)中继续传递测试数据结构86。在一个实施例中，如果在整个测试持续期间138中未识别同步码型88，则可以设定中断以指出该情况。该中断可以作为验证指示符100(图2)传递到自动化测试设备74以指出不成功的测试。然而，当在查询任务146中识别同步码型时，过程控制前进到任务148。

在任务148中，执行时间帧同步。更具体地，数字相关器68(图2)识别用于对进入的数据采样的最佳时钟相位。例如，相关器68识别八个或四个相位中的哪些相位有效用于对进入的测试数据结构86采样。如果存在多于一个的相位满足交叉相关阈值要求，则任务148选择使用哪个时钟相位。

响应任务148执行任务150。一旦在时间帧同步任务148期间选择了时钟相位，则断言同步有效信号94(图3)。信号94指示检测到同步码型88并且同步已成功完成。即，测试数据结构86已被正确检测。一旦相关结束并且选择了时钟相位，则同步完成，并且可以使用用于对测试数据结构86采样的正确的时钟相位。

结合任务150参考图6，图表136示出了每当时间帧同步发生时断言的同步有效信号94。如所示出的，同步有效信号94在测试数据结构86的报头90(图2)和有效载荷92(图2)的比特的持续期间内保持高。在一个实施例中，一旦其被断言，则同步有效信号94保持有效直至测试数据结构(即，所述帧)结束。然而，应当理解，在其他实施例中，同步有效信号94可以保持有效直至下一测试数据结构86(即下一帧)开始。

如果在查询任务146中未识别同步码型88，则将不断言同步有效信号94。当未观察到或者在特定的时间量之后未观察到同步有效信号94时，这表示数字接口22(图2)未正确操作。例如，在外部模式环回测试76中，线路驱动器60未正确操纵测试数据结构86用于发射，或者线路接收机62(图2)不能正确检测和解码测试数据结构86。这可能是由于不正确的速度设定、不正确的编码和解码、时钟问题、线路驱动器60和线路接收机62之间的差的连接等等。

再次参考图5，在任务150中断言同步有效信号94之后，过程控制前进到任务152。在任务152中，接收接口部分64(图2)自数据结构86(其还被称为帧)提取报头90(图2)和有效载荷92(图2)。

响应任务152执行任务154。在任务154中，在接收接口部分64中解码报头90。报头90和有效载荷92中的每一个包括可以在成功解码时检测的预先定义的码。例如，报头90可以是八比特的指令，该指令指示针对有效载荷92的操作，诸如解码和执行某些动作，存储有效载荷92等。在替换实施例中，报头90可以是用于进入环回测试模式的八比特的指令，并且如此，报头90将使测试模式断言信号84具体化。

结合任务154执行查询任务156。在查询任务156中，确定解码的报头90是否有效。当报头90有效时，子过程130继续到任务158。在任务158中，接收接口部分64(图2)断言报头有效信号96(图2)。

结合任务158参考图6，图表136示出了每当有效报头90被成功解码时断言的报头有效信号96。如所示出的，报头有效信号96在测试数据结构86的有效载荷92(图2)的比特持续期间内保持高。在一个实施例中，一旦其被断言，则报头有效信号96保持有效直至测试数据结构(即帧)结束。然而，应当理解，在其他实施例中，报头有效信号94可以保持有效直至下一测试数据结构86(即下一帧)开始。

再次参考图5，当查询任务156确定解码的报头90非有效时，子过程130前进到任务160。在任务160中，接收接口64设置中断，使得测试数据结构86的剩余部分随后将被接收接口64忽略。在任务160之后，程序控制环回到任务132以再次监视同步码型88。如果在特定的时间量之后在低数据速率自动化测试设备74处未观察到报头有效信号96，则这表示数字接口22(图2)可能未正确操作。

在任务158中断言报头有效信号96之后，环回测试子过程130继续到任务162。在任务162中，有效载荷92(图2)可由接收接口部分64解码。有效载荷92的大小可以是任何预先定义的比特数，诸如8、32、64、96、128、256、512，或者用户定义的有效载荷大小。根据环回测试子过程130，有效载荷92包含与环回测试有关的预先定义的数据。该预先定义的数据可以“硬布线(hard-wired)”到数字接口22中作为硬件或固件，或者可以作为测试过程的一部分由低数据速率自动化测试设备74加载到数字接口22中。一个实施例构思使用预先定义的数据用于确定具有足够可靠性的有效解码。然而，替换实施例可以包括非预先定义的数据，其具有奇偶校验、循环冗余校验(CRC)，或者将有效载荷92限制于有限数目的可接受的比特序列诸如Gold码、Walsh码等之一。

响应任务162执行查询任务164。在查询任务164中，确定有效载荷92是否有效。当有效载荷92有效时，子过程130继续到任务166。在任务166中，接收接口部分64(图2)断言有效载荷有效信号98(图2)。

结合任务164参考图6，图表136示出了每当有效载荷92被成功解码时断言的有效载荷有效信号98。如所示出的，有效载荷有效信号98在测试数据结构之后保持高直至断言下一个同步有效信号94。

再次参考图5，在断言有效载荷有效信号98之后，过程控制环回到任务132以继续监视同步码型88(图2)直至测试持续期间138(图6)期满。

然而，当在查询任务164中确定解码的有效载荷92非有效时，子过程130前进到任务168。在任务168中，接收接口64设置中断，使得无效的有效载荷92的剩余部分随后将被接收接口64忽略。在任务168之后，程序控制环回到任务132以再次监视同步码型88直至测试持续期间138(图6)期满。如果未观察到有效载荷有效信号98，则这表示数字接口22(图2)可能未正确建立或检测数据结构86。同步有效信号94、报头有效信号96和有效载荷有效信号98中任意或所有的缺失可能导致数字接口由于其故障而被拒绝。

此处描述的实施例包括一种使用环回测试技术测试非钟控射频数字接口的方法。另一实施例包括一种射频数字接口，其包括内建自测试结构。该内建自测试结构包括发射部和具有相关器的接收部。该发射部和接收部外部地或内部地互连，并且根据环回测试技术将测试数据结构从发射部传递到接收部。提供了用于以全数据速率测试非钟控数字接口的高数据速率元件的功能，得到的数据被下载到或者从数字接口读出到数据速率显著低的自动化测试设备。即，该内建自测试结构通过内部生成的和错误比较的信号快速地测试这些功能块，由此自动测试设备仅需要慢速数字功能。因此，通过利用成本较低的、数据速率较低的自动化测试设备，可以在显著节约成本的情况下实现数字接口芯片的准确测试。

尽管详细地说明和描述了本发明的优选实施例，但是对于本领域的技术人员显而易见的是，可以对其进行多种修改而不偏离本发明的精神或者所附权利要求的范围。例如，此处讨论的过程步骤可以采取许多变化并且可以以不同于前面所呈现的顺序地执行。

Claims (20)

1.一种测试具有发射部和接收部的数字接口的方法，所述接收部包括相关器，并且所述方法包括：

将所述发射部的输出与所述接收部的输入耦合；

将测试数据结构从所述发射部传递到所述接收部；

在所述相关器处检测所述测试数据结构；

在所述接收部处解码所述测试数据结构；和

当所述测试数据结构被成功解码时，产生至少一个验证指示符用于所述数字接口外部的观察，所述验证指示符指示所述数字接口正确运行。

2.如权利要求1所述的方法，其中所述发射部包括线路驱动器，所述输出是所述线路驱动器的在所述数字接口外部的驱动器输出，所述接收部包括线路接收机，所述输入是所述线路接收机的在所述数字接口外部的接收机输入，并且所述耦合操作包括使所述驱动器输出与所述接收机输出互连。

3.如权利要求1所述的方法，其中所述发射部包括线路驱动器和与线路驱动器通信的发射接口部分，所述接收部包括线路接收机和与线路接收机通信的接收接口部分，所述输出是插入在所述发射接口部分和所述线路驱动器之间的接口输出，所述输入是插入在所述接收接口部分和所述线路接收机之间的接口输入，并且所述耦合操作包括将所述接口输出与所述接口输入互连。

4.如权利要求1所述的方法，其中所述测试数据结构包括同步码型，并且所述检测操作包括：

识别所述测试数据结构中的所述同步码型；和

响应所述同步码型的识别在所述相关器处执行时间帧同步。

5.如权利要求4所述的方法，其中当所述时间帧同步成功时，所述产生操作包括断言所述验证指示符的同步有效信号。

6.如权利要求4所述的方法，其中所述测试数据结构包括报头，并且：

当所述时间帧同步成功时，所述解码操作自所述测试数据结构解码所述报头；并且

当所述报头被成功解码时，所述产生操作包括断言所述验证指示符的报头有效信号。

7.如权利要求4所述的方法，其中所述测试数据结构包括有效载荷，并且：

当所述时间帧同步成功时，所述解码操作自所述测试数据结构解码所述有效载荷；并且

当所述有效载荷被成功解码时，所述产生操作包括断言所述验证指示符的有效载荷有效信号。

8.如权利要求1所述的方法，进一步包括：

以用于所述数字接口的第一数据速率执行所述传递、检测和解码操作；和

以第二数据速率自所述数字接口的所述接收部输出所述至少一个验证指示符，所述第二数据速率低于所述第一数据速率。

9.如权利要求1所述的方法，进一步包括当所述测试数据结构未被成功解码时拒绝所述数字接口。

10.一种数字接口，包括：

自测试结构，所述自测试结构包括：

发射部，其被配置为传递测试数据结构，所述测试数据结构包括同步码型和有效载荷；

接收部，其选择性地耦合到所述发射部，所述接收部包括相关器，并且所述接收部被配置来接收所述测试数据结构，响应所述同步码型的识别在所述相关器处执行时间帧同步，解码所述测试数据结构，以及在所述测试数据结构成功解码时，产生至少一个验证指示符用于所述数字接口外部的观察，所述验证指示符指示所述数字接口正确运行。

11.如权利要求10所述的数字接口，其中：

所述发射部包括发射接口部分、与所述发射接口部分通信的线路驱动器、和插入在所述发射接口部分和所述线路驱动器之间的接口输出；

所述接收部包括接收接口部分、与所述接收接口部分通信的线路接收机、和插入在所述接收接口部分和所述线路接收机之间的接口输入；以及

线路，其选择性地使所述接口输出与所述接口输入互连。

12.如权利要求11所述的数字接口，进一步包括选择器，所述选择器具有第一输入，其与所述线路接收机的输出选择性通信用于在外部模式测试中接收所述测试数据结构；第二输入，其与所述线路选择性通信用于在内部模式测试中接收所述测试数据结构；并且具有与所述接口输入通信的输出，用于将在所述第一和第二输入之一处接收的所述测试数据结构传输到所述接收接口部分。

13.如权利要求10所述的数字接口，其中所述接收部包括用于与外部测试设备互连的验证输出，所述接收部经由所述验证输出将所述至少一个验证指示符传送到所述外部测试设备。

14.如权利要求13所述的数字接口，其中：

所述发射部和所述接收部被配置为以用于所述数字接口的第一数据速率操作；并且

所述接收部被配置为经由所述验证输出以第二数据速率输出所述至少一个验证指示符，所述第二数据速率低于所述第一数据速率。

15.如权利要求13所述的数字接口，其中所述数字接口是非钟控的。

16.一种测试具有发射部和接收部的数字接口的方法，所述发射部包括线路驱动器，所述接收部包括线路接收机和相关器，并且所述方法包括：

将所述线路驱动器的驱动器输出与所述线路接收机的接收机输入互连以允许外部测试模式；

经由所述线路接收机将测试数据结构从所述发射部的线路驱动器传递到所述接收部，所述测试数据结构包括同步码型和有效载荷；

在所述相关器处检测所述测试数据结构，所述检测操作包括识别所述测试数据结构中的所述同步码型以及响应所述同步码型的识别执行时间帧同步；

在所述时间帧同步之后在所述接收部处解码所述有效载荷；和

当所述测试数据结构被成功解码时，产生至少一个验证指示符用于所述数字接口外部的观察，所述产生操作断言所述验证指示符的有效载荷有效信号，其指示所述测试数据结构中的所述有效载荷的有效性。

17.如权利要求16所述的方法，其中所述发射部进一步包括与所述线路驱动器通信的发射接口部分，所述接收部包括与所述线路接收机通信的接收接口部分，接口输出插入在所述发射接口部分和所述线路驱动器之间，接口输入插入在所述接收接口部分和所述线路接收机之间，并且所述方法进一步包括：

替代所述互连操作，将所述接口输出与所述接口输入耦合以允许内部测试模式；和

在所述内部测试模式被允许的情况下执行所述传递、检测、解码和产生操作。

18.如权利要求16所述的方法，进一步包括在所述时间帧同步成功时断言所述验证指示符的同步有效信号。

19.如权利要求16所述的方法，其中：

所述解码操作进一步解码所述测试数据结构的报头；并且

所述产生操作在所述报头被成功解码时断言所述验证指示符的报头有效信号。

20.如权利要求16所述的方法，进一步包括：

以用于所述数字接口的第一数据速率执行所述传递、检测和解码操作；和

以第二数据速率自所述数字接口的所述接收部输出所述至少一个验证指示符，所述第二数据速率低于所述第一数据速率。

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