CN101631100A - 减少码分多址接收机扩频序列同步时间的方法 - Google Patents

Abstract

一种减少码分多址接收机扩频序列同步时间的方法，采用分段累加接收机内相关器中的累加器长度，用以扩大接收机相关器最大频差容限；将接收机内相关器中的累加器长度N分成至少2级N1、N2，并使N＝N1×N2，N1≥N2＞1；采用本发明提供的方法可以使接收机相关器的最大频差容限提高N2倍，扩大接收机本振扫频时频率步级范围，减少频率步级数，从而大大减少接收机扩频序列的同步时间。采用本发明的方法获得的一次全程扩频码捕获时间T由T≈27.3秒减少到T≈1.7秒，因此大大减少了码分多址接收机扩频码的同步时间。

Description

减少码分多址接收机扩频序列同步时间的方法

技术领域

本发明涉及一种减少接收机扩频序列(或称接收机扩频码)同步时间的方法，尤其涉及一种减少码分多址(CDMA)接收机扩频序列同步时间的方法。

背景技术

扩频码(扩频序列)同步是码分多址(CDMA)通信中的关键技术。在卫星通信系统中，由于卫星与地面站之间的相对速度高达每秒7-8公里，造成星地之间无线电信号传输存在很大的多普勒频移，使得以传统方法实现接收机扩频码同步的时间很长，不适合用于传输突发信息的通信系统。

图1是传统CDMA接收机的结构示意图。它是以FPGA芯片作为平台。

如图1所示，输入信号X＝Iconωi+Qsinωi经过分路器1分成两路与本地数控振荡器(NCO)2产生的正交载波信号conωo、sinωo通过乘法器3、7相乘，其结果通过低通滤波器滤4、6除高频分量后，形成正交基带信号I、Q；正交基带信号I、Q进入相关器5内与本地产生的扩频序列PN1经过二进制加法器51、57进行二进制加法运算后产生正交基带信号二进制函数I(1)、Q(1)；，正交基带信号I、Q进入相关器5内与本地产生的扩频序列PN2经过二进制加法器510、517进行二进制加法运算后产生正交基带信号二进制函数I(2)、Q(2)；I(1)、Q(1)经过长度为N的累加器52、58累加后顺序经过平方运算器53、59，加法器55和开方运算器56输出值P1；I(2)、Q(2)经过长度为N的累加器511、518累加后顺序经过平方运算器512、519，加法器515和开方运算器516输出P2；P1、P2经过加法器513相加，最后由相关器5输出值P。

上述输入信号X＝Iconωi+Qsinωi，其中：ωi＝2π×Fi，Fi为输入信号载波频率；I＝A*PN1，Q＝A*PN2，A为信息码元，PN1为I路扩频序列(也称I路扩频码)，PN2为Q路扩频序列(也称Q路扩频码)；信息码元速率为Ri，PN序列码片速率(也称扩频码速率)为Rc，扩频系数N＝Rc/Ri，累加器长度为N；conωo、sinωo为数控振荡器(NCO)2产生的本地载波信号，ωo＝2π×Fo，Fo为接收机本振频率。所述相关器5输出值P为式1所示：

$P=\sqrt{{\left(\underset{N}{\mathrm{\Σ}}I\left(1\right)\right)}^2+{\left(\underset{N}{\mathrm{\Σ}}Q\left(1\right)\right)}^2}+\sqrt{{\left(\underset{N}{\mathrm{\Σ}}I\left(2\right)\right)}^2+{\left(\underset{N}{\mathrm{\Σ}}Q\left(2\right)\right)}^2}$ (式1)

由P值的进一步推导可得：在扩频码同步时，多普勒频移会导致相关峰能量衰减，接收机所能承受的最大频率误差Δ为

其中N＝Rc/Ri，Tc＝1/Rc(Tc为一位扩频序列的时间，或称一个扩频码的周期)，也即最大频率误差为Ri/2。

如果输入信号载波频率Fi与接收机本振频率Fo相接近(其频差Δ＝Fi-Fo的绝对值小于Ri/2)，当接收机I路、Q路扩频序列(扩频码)与输入信号扩频序列(输入信号扩频码)同步时，接收机相关器输出值P达到峰值，码分多址(CDMA)接收机可以根据P值的大小判定扩频序列是否同步。

如果输入信号载波频率Fi与接收机本振频率Fo的频差Δ大于某个值后(Δ＝Fi-Fo的绝对值大于Ri/2时)，即使接收机扩频序列与输入信号扩频序列同步，接收机相关器的输出P也没有明显峰值，因此无法根据P来判定接收机扩频序列是否同步。所以当Δ＝Fi-Fo的绝对值较大时，接收机采用本振扫频的方法，小步级调整接收机NCO输出本振频率Fo，在每个步级频率点上尝试接收机扩频序列的各种相位，直至在接近Fi频点上相关器输出P值达到峰值时，即可以判定扩频码同步。在卫星通信系统中，由于多普勒频移的作用，输入信号载波频率Fi与接收机本振频率Fo相差很大，在UHF频段，Δ可达数十KHz。假定Ri为1200b/s，扩频系数为1024，Rc为1.2288Mb/s，累加器长度N为1024。如果Δ＝±9.6KHz，Fo频率调整步级为600Hz，一次全程扩频码捕获的时间T为：T＝(9.6×2/0.6)×1024/1228800×1024≈27.3秒，这显然太长了。

所以，如果找到一种方法，使得接收机相关器在Δ＝Fi-Fo的绝对值大于Ri/2时，仍然能够输出有效峰值，就可以增加扫频步级频差、减少扫频步级数量，有效地减少码分多址(CDMA)接收机扩频码同步时间。

发明内容

本发明的目的是能够有效地减少码分多址(CDMA)接收机扩频码同步时间，扩大码分多址(CDMA)接收机相关器最大频差容限(即在扩频序列同步并且相关器能够输出有效峰值时所对应的最大的Δ值)，使之在输入信号频率与本振频率的频差Δ远大于Ri/2的情况下，仍然能够输出有效峰值，从而扩大接收机本振扫频频率步级频差范围、减少频率步级数，继而减少接收机扩频序列的同步时间。

为了达到上述的目的，本发明所采取的技术方案是：提供一种减少码分多址接收机扩频序列同步时间的方法，采用分段累加接收机内相关器中的累加器长度，用以扩大接收机相关器最大频差容限；将接收机内相关器中的累加器长度N分成至少2级累加器的长度为N1、N2，并使N＝N1×N2，N1≥N2＞1；接收机通过相关器后输出值P为式2：

$P=\underset{N2}{\mathrm{\Σ}}\sqrt{{\left(\underset{N1}{\mathrm{\Σ}}I\left(1\right)\right)}^2+{\left(\underset{N1}{\mathrm{\Σ}}Q\left(1\right)\right)}^2}+\underset{N2}{\mathrm{\Σ}}\sqrt{{\left(\underset{N1}{\mathrm{\Σ}}I\left(2\right)\right)}^2+{\left(\underset{N1}{\mathrm{\Σ}}Q\left(2\right)\right)}^2}$ (式2)

上式中：I、Q为输入接收机内的输入信号与接收机本地数控振荡器产生的正交载波信号相乘，其结果通过低通滤波器滤除高频分量后形成的正交基带信号；I(1)、Q(1)为正交基带信号I、Q进入相关器内与本地产生的第I路扩频序列PN1经过二进制加法器进行二进制加法运算后所产生的正交基带信号二进制函数；I(2)、Q(2)为正交基带信号I、Q进入相关器内与本地产生的第Q路扩频序列PN2经过二进制加法器进行二进制加法运算后所产生的正交基带信号二进制函数。

上述的N＝N1×N2，(N1≥N2＞1)    (为式3)

本发明的方法具有显著优点：

采用本发明提供的方法可以扩大接收机本振扫频时频率步级范围，减少频率步级数，从而大大减少接收机扩频序列的同步时间。假定Ri为1200b/s，扩频系数为1024，Rc为1.2288Mb/s，多普勒频移产生的频差Δ＝±9.6KHz；采用本发明提供的方法，第1累加器长度N1为64，第2累加器长度N2为16，Fo频率调整步级为9.6KHz，一次全程扩频码捕获时间T仅为：

T≈(9.6×2/9.6)×1024/1228800×1024≈1.7秒。

因此，采用本发明的方法使得一次全程扩频码捕获时间T由上述采用传统方法获得的一次全程扩频码捕获时间T≈27.3秒减少到T≈1.7秒，显然采用本发明的方法就大大减少了CDMA接收机扩频码的同步时间。

上述的式1是传统CDMA接收机相关器中采用一级长度为N的累加器；上述的式2是本发明提供的相关器采用两级累加器，第1级累加器的长度为N1，第2级累加器的长度为N2；式2与(式1)比较，并且式3：N＝N1×N2，(N1≥N2＞1)，则接收机相关器的最大频差容限(Δ值的范围)Δ值为

$\frac{1}{2N1\mathrm{Tc}}=N2\×\frac{\mathrm{Ri}}{2},$ 所以接收机相关器的最大频差容限由Ri/2提高到

即提高了N2倍。如上述的例子，在Ri为1200b/s，扩频系数N为1024，Rc为1.2288Mb/s，N1＝64、N2＝16的条件下，传统方法相关器的最大频差容限为±600Hz，采用本发明方法相关器的最大频差容限就可以为±9.6KHz，因而扩频码捕获的时间就能大大减小。

附图说明

图1是传统CDMA接收机的结构示意图；

图2是采用本发明方法的CDMA接收机一实施例的结构示意图；

图3是当Δ＝0Hz时，本发明方法与传统方法的相关器输出P值的曲线比较；其中图3a是本发明方法相关器输出P值的曲线；图3b是传统方法相关器输出P值的曲线；

图4是当Δ＝600Hz时，本发明方法与传统方法的相关器输出P值的曲线比较；其中图4a是本发明方法相关器输出P值的曲线；图4b是传统方法相关器输出P值的曲线；

图5是当Δ＝9.6Hz时，本发明方法与传统方法的相关器输出P值的曲线比较；其中图5a是本发明方法相关器输出P值的曲线；图5b是传统方法相关器输出P值的曲线。

具体实施方式

本发明的方法是采用分段累加接收机内相关器中的累加器长度，用以扩大接收机相关器最大频差容限。本发明方法的具体方法步骤是：

<1>第一步，首先将接收机内相关器中的累加器长度N分成长度为N1的第1级累加器和长度为N2的第2级累加器，并使N＝N1×N2，N1≥N2＞1(式3)；

图2是采用本发明方法的CDMA接收机一实施例的结构示意图。在本实施例中，仍然以FPGA芯片作为平台。如图2所示，采用本发明的方法将相关器中的累加器的长度N分成长度为N1的第1级累加器520、521、522、523和长度为N2的第2级累加器524、525；满足式3N＝N1×N2的N1、N2有多种组合，如上述例子，当N＝1024时，N1、N2的组合共6种，每种组合对应不同的最大频差容限，具体见表1：

表1：

N1	N2	最大频差容限(N2×Ri/2)
			1024	1	Ri/2
512	2	Ri
			256	4	2Ri
128	8	4Ri
			64	16	8Ri
32	32	16Ri

由表1，根据图2所示的接收机的具体结构所要求的最大频差容限，可以确定N2，继而进一步确定N1。在本实施例中，Ri为1200b/s，要求最大频差容限达到±9.6kHz，即最大频差容限Δ＝8Ri，根据表1选取N2为16，继而确定N1为64。

<2>第二步，接收机内的相关器获取正交基带信号I、Q，并使其变成正交基带信号二进制函数I(1)、Q(1)、I(2)、Q(2)。如图2所示，首先经过接收机的解调：将输入信号与接收机内本地数控振荡器2产生的正交本地载波信号经过接收机内的乘法器3、7相乘后通过接收机内的低通滤波器4、6滤除高频分量形成正交基带信号I、Q，I＝A*PN1，Q＝A*PN2，其中A为信息码元，PN1为第I路扩频序列，PN2为第Q路扩频系列；接收机内的相关器5获取到正交基带信号I、Q后进行解扩，将正交基带信号I、Q与相关器5本地产生的扩频序列PN1、PN2经过二进制加法器51、57、510、517运算后产生正交基带信号二进制函数I(1)、Q(1)、I(2)、Q(2)；

如图2所示，输入CDMA信号X＝Iconωi+Qsinωi与本地数控振荡器(NCO)2产生的正交本地载波信号conωo、sinωo经过乘法器3、7相乘，其结果通过低通滤波器4、6滤除高频分量后，形成正交基带信号I、Q。其中：ωi＝2π×Fi，Fi为输入信号载波频率；I＝A*PN1，Q＝A*PN2，A为信息码元，PN1为扩频序列(也称I路扩频码)，PN2为Q路扩频序列(也称Q路扩频码)；信息码元速率为Ri，PN序列码片速率为Rc，扩频系数N＝Rc/Ri，累加器长度为N；ωo＝2π×Fo，Fo为本地载波信号标称频率；

如图2所示，当接收机内的相关器5获取到上述的正交基带信号I、Q后进行解扩：将正交基带信号I、Q与相关器5本地产生的第I路扩频序列PN1经过二进制加法器51、57进行运算后产生正交基带信号二进制函数I(1)、Q(1)；将正交基带信号I、Q与相关器5本地产生的第Q路扩频序列PN2经过二进制加法器510、517进行运算后产生正交基带信号二进制函数I(2)、Q(2)；

<3>第三步，上述对于第I路扩频序列PN1的正交基带信号二进制函数I(1)、Q(1)经过上述第一步分成的长度为N1的第1级累加器520、521累加后输出(功率)值P1；对于第Q路扩频序列PN2的正交基带信号二进制函数I(2)、Q(2)经过上述第一步分成的长度为N1的第1级累加器522、523累加后输出(功率)值为P2，为式4所示。

$\left\{\begin{array}{c}P1=\sqrt{{\left(\underset{N1}{\mathrm{\&Sigma;}}I\left(1\right)\right)}^2+{\left(\underset{N1}{\mathrm{\&Sigma;}}Q\left(1\right)\right)}^2}\\ P2=\sqrt{{\left(\underset{N1}{\mathrm{\&Sigma;}}I\left(2\right)\right)}^2+{\left(\underset{N1}{\mathrm{\&Sigma;}}Q\left(2\right)\right)}^2}\end{array}\right.$ (式4)

<4>第四步，将上述经过第1级累加器输出的功率P1、P2再经过长度为N2的第2级累加器累加后输出(功率)值P为式5所示。

$P=\underset{N2}{\mathrm{\&Sigma;}}P2+\underset{N2}{\mathrm{\&Sigma;}}P1$ (式5)

图3、图4、图5是接收机扩频码(扩频序列)与输入信号扩频码(扩频序列)同步时，不同频差Δ情况下，采用本发明的方法和传统方法，CDMA接收机相关器输出值P的曲线。

图3、图4、图5各图中的图3a、图4a、图5a为采用本发明方法实现的相关器输出值P的曲线；图3b、图4b、图5b为采用传统方法实现的相关器输出值P的曲线。

图3显示，当频差Δ＝0Hz时，由图3a和图3b的曲线上看，两种方法接收机相关器均可输出有效峰值；

图4显示，当频差Δ＝600Hz时，由图4a和图4b的曲线上看，图4a为采用本发明方法实现的相关器输出值P的曲线，图4b为为采用传统方法实现的相关器输出值P的曲线；由图4b的曲线看出，采用传统方法的接收机相关器已经工作在临界状态，随着频差的增加，其输出峰值将急剧减小；而采用本发明方法的CDMA接收机相关器仍然能够输出有效峰值，如图4a所示。

图5显示，当频差Δ＝9.6KHz时，从图5b看出，采用传统方法的接收机相关器已无峰值输出；但采用本发明方法的图5a曲线显示，接收机的相关器仍输出有效峰值P。

从图5输出值P的曲线，证明了当多普勒频移产生的频差Δ＝±9.6KHz时；采用本发明提供的方法，将累加器的长度N分段累加，分成长度为N1第1累加器(如N1＝64)和长度为N2的第2累加器(如N2＝16)；Fo频率调整步级为9.6KHz，此时，如上述的例子，一次全程扩频码捕获时间T仅为：T≈(9.6×2/9.6)×1024/1228800×1024≈1.7秒。说明了采用本发明提出的方法可以扩大接收机本振扫频时频率步级范围，减少频率步级数，从而大大减少接收机扩频序列的同步时间。当多普勒频移产生的频差Δ＝±9.6KHz时，接收机的相关器仍然能够输出有效峰值P。

Claims (2)

1.一种减少码分多址接收机扩频序列同步时间的方法，其特征在于采用分段累加接收机内相关器中的累加器长度，用以扩大接收机相关器最大频差容限；将接收机内相关器中的累加器长度N分成至少2级累加器的长度为N1、N2，并使N＝N1×N2，N1≥N2＞1；接收机通过相关器后输出值P为：

$P=\underset{N2}{\mathrm{\&Sigma;}}\sqrt{{\left(\underset{N1}{\mathrm{\&Sigma;}}I\left(1\right)\right)}^2+{\left(\underset{N1}{\mathrm{\&Sigma;}}Q\left(1\right)\right)}^2}+\underset{N2}{\mathrm{\&Sigma;}}\sqrt{{\left(\underset{N1}{\mathrm{\&Sigma;}}I\left(2\right)\right)}^2{\left(\underset{N1}{\mathrm{\&Sigma;}}Q\left(2\right)\right)}^2}$

上式中：I、Q为输入接收机内的输入信号与接收机本地数控振荡器产生的正交载波信号相乘，其结果通过低通滤波器滤除高频分量后形成的正交基带信号；I(1)、Q(1)为正交基带信号I、Q进入相关器内与本地产生的第I路扩频序列(PN1)经过二进制加法器进行二进制加法运算后所产生的正交基带信号二进制函数；I(2)、Q(2)为正交基带信号I、Q进入相关器内与本地产生的第Q路扩频序列(PN2)经过二进制加法器进行二进制加法运算后所产生的正交基带信号二进制函数。

2.根据权利要求1所述的减少码分多址接收机扩频序列同步时间的方法，其特征在于所述采用分段累加接收机内相关器中的累加器长度，用以扩大接收机相关器最大频差容限的具体方法步骤是：

<1>第一步，首先将接收机内相关器中的累加器长度N分成长度为N1的第1级累加器和长度为N2的第2级累加器，并使N＝N1×N2，N1≥N2＞1；

<2>第二步，接收机内的相关器获取正交基带信号I、Q，并使其变成正交基带信号二进制函数I(1)、Q(1)、I(2)、Q(2)；首先经过接收机的解调：将输入信号与接收机内本地数控振荡器产生的正交本地载波信号经过接收机内的乘法器相乘后通过接收机内的低通滤波器滤除高频分量形成正交基带信号I、Q，I＝A×PN1，Q＝A×PN2，其中A为信息码元，PN1为第I路扩频序列，PN2为第Q路扩频序列；接收机内的相关器获取到正交基带信号I、Q后进行解扩，将正交基带信号I、Q与相关器本地产生的第I、Q路扩频序列PN1、PN2经过二进制加法器运算后产生正交基带信号二进制函数I(1)、Q(1)、I(2)、Q(2)；

<3>第三步，上述对于第I路扩频序列PN1的正交基带信号二进制函数I(1)、Q(1)经过上述第一步分成的长度为N1的第1级累加器累加后输出值为P1；对于第Q路扩频序列PN2的正交基带信号二进制函数I(2)、Q(2)经过上述第一步分成的长度为N1的第1级累加器累加后输出值为P2；

$\left\{\begin{array}{c}P1=\sqrt{{\left(\underset{N1}{\mathrm{\&Sigma;}}I\left(1\right)\right)}^2+{\left(\underset{N1}{\mathrm{\&Sigma;}}Q\left(1\right)\right)}^2}\\ P2=\sqrt{{\left(\underset{N1}{\mathrm{\&Sigma;}}I\left(2\right)\right)}^2+{\left(\underset{N1}{\mathrm{\&Sigma;}}Q\left(2\right)\right)}^2}\end{array}\right.$

<4>第四步，将上述经过第1级累加器输出的功率P1、P2再经过长度为N2的第2级累加器累加后输出值P为：

$P=\underset{N2}{\mathrm{\&Sigma;}}P2+\underset{N2}{\mathrm{\&Sigma;}}P1$

。

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