CN101621202A - 高压链式静止同步补偿器的控制器 - Google Patents
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Abstract
本发明涉及一种高压链式静止同步补偿器的控制器，属于电气自动化设备技术领域。本控制器包括主控制器和三相分相控制器，主控制器用于实现数据采集与处理、闭环控制、监控通信及分相控制器通信功能，每个分相控制器用于实现与主控制器通信、三相换流链的PWM脉冲发生和三相换流链PWM脉冲信号分配功能。可以实现与主电路之间的高隔离绝缘电压强度，且是全数字化实现，与主电路链节可实现高速通信，具有高速计算能力以实现快速计算与控制功能，具有多脉冲发生及分配功能，且能实现多电压/电流模拟量输入及多路开关量输入及输出，可以应用于实现10kV以上输出电压的链式静止同步补偿器中(STATCOM)。
Description
技术领域
本发明涉及一种高压链式静止同步补偿器的控制器，属于电气自动化设备技术领域。
背景技术
链式换流器也称为H桥串联换流器，该换流器由多个单相H桥换流器(也可称为功率模块)的交流输出串联而成，可广泛应用于各种变流装置中，如高压变频调速器、新型静止同步补偿器(STATCOM)、新能源发电逆变器、动态电压恢复器(DVR)、有源滤波器(APF)等。
采用链式换流器的新型静止同步补偿器(STATCOM)又称为链式静止同步补偿器，其单个H桥换流器又称为链节。当链式静止同步补偿器直接输出10kV以上的高电压时，由于单个功率开关器件的耐压限制，链式换流器每相需要较多的链节串联，这样控制器要求输出的脉冲数及需要监控的链节数也较多。另外，由于输出电压高，链式换流器输出电流的测量及过流保护电路需要能承受高的绝缘电压。因此总的来说，对高压链式静止同步补偿器的控制器的要求是：与主电路实现较高的隔离绝缘电压强度、全数字化实现、与主电路功率模块实现高速通信、具有高速计算能力以实现快速计算与控制功能、具有多脉冲发生及分配功能(实现多电平换流)。
发明内容
本发明的目的是提出一种高压链式静止同步补偿器的控制器，采用主控制器及分相控制器的多层电气结构，主控制器基于高速数字信号处理器(以下简称DSP)及现场可编程门阵列(以下简称FPGA)芯片及多级总线结构来实现，分相控制器基于现场可编程门阵列(FPGA)芯片及多级总线结构来实现，以解决高压链式静止同步补偿器的控制器所需要的与主电路实现较高的隔离绝缘电压强度、全数字化实现、与主电路功率模块实现高速通信、具有高速计算能力以实现快速计算与控制功能、具有多脉冲发生及分配功能(实现多电平换流)、能实现多电压/电流模拟量输入及多路开关量输入及输出等问题。
本发明提出的高压链式静止同步补偿器的控制器，包括：
主控制器，用于采集与处理来自链式静止同步补偿器的电压、电流数据，产生脉宽调制(以下简称PWM)控制参考信号，对输出无功电流进行闭环控制，对链式静止同步补偿器的运行状态进行监控通信以及与各分相控制器进行通信，主控制器由第一主控板、第二主控板、主控通信板、控制电源板及信号转换板组成，所述的第二主控板通过输出电流测量信号光纤接收来自链式静止同步补偿器的三相输出电流瞬时值测量信号；
A相分相控制器，用于与主控制器进行通信、发出A相换流链的PWM脉冲信号以及对A相换流链的脉宽调制脉冲信号进行分配，A相分相控制器由脉冲发生板、主脉冲分配板以及第一到第N共N个脉冲分配板组成；所述的脉冲发生板通过参考电压信号光纤与主控制器中的第二主控板相连，接收A相逆变参考电压信号；所述的脉冲发生板通过控制字光纤与主控制器中的主控通信板相连，接收A相链节控制字信号；所述的主脉冲分配板通过命令及状态信息光纤与主控制器中的主控通信板相连，接收A相链节控制命令信号，并向主控制器返回接收到的A相各链节状态信息；所述的主脉冲分配板通过过流保护信号光纤接收A相的过流保护信号；
B相分相控制器，用于与主控制器进行通信、发生B相换流链的PWM脉冲信号以及对B相换流链PWM脉冲信号进行分配，B相分相控制器由脉冲发生板、主脉冲分配板以及第一到第N共N个脉冲分配板组成；所述的脉冲发生板通过参考电压信号光纤与主控制器中的第二主控板相连，接收B相逆变参考电压信号；所述的脉冲发生板通过控制字光纤与主控制器中的主控通信板相连，接收B相链节控制字信号；所述的主脉冲分配板通过命令及状态信息光纤与主控制器中的主控通信板相连，接收B相链节控制命令信号，并向主控制器返回接收到的B相各链节状态信息；所述的主脉冲分配板通过过流保护信号光纤接收B相的过流保护信号；
C相分相控制器，用于与主控制器进行通信、发生C相换流链的脉宽调制脉冲信号以及对C相换流链PWM脉冲信号进行分配，C相分相控制器由脉冲发生板、主脉冲分配板及第一到第N共N个脉冲分配板组成；所述的脉冲发生板通过参考电压信号光纤与第二主控板相连，接收C相逆变参考电压信号；脉冲发生板通过控制字光纤与主控制器中的主控通信板相连，接收C相链节控制字信号；所述的主脉冲分配板通过命令及状态信息光纤与主控制器中的主控通信板相连，接收C相链节控制命令信号，并向主控制器返回接收到的C相各链节状态信息；所述的主脉冲分配板通过过流保护信号光纤接收C相的过流保护信号。
上述控制器的主控制器中，所述的信号转换板、第一主控板、第二主控板、主控通信板和控制电源板分别与电源及信号总线相连；所述的第一主控板通过串行及CAN总线通信接口接收RS232/485串行通信信号及CAN总线通信信号；所述的控制电源板和信号转换板通过外部信号端子接收外部输入及输出信号；所述的第一主控板、第二主控板和主控通信板通过DSP扩展地址数据控制总线接收和方式数据、地址及控制信号。
上述控制器的主控制器中，所述的第一主控板由监控用DSP、数据交换用FPGA、第一控制用DSP和第一总线驱动电路组成；所述的监控用DSP通过其自身的地址、数据、控制总线与所述的数据交换用FPGA交换数据，通过SPI通信口与第一控制用DSP通信，并与RS232/485串行通信口1、RS232/485串行通信口2和CAN总线通信口相连；所述的第一控制用DSP通过其自身的地址、数据、控制总线与数据交换用FPGA交换数据，通过SPI通信口与监控用DSP通信，并通过第一总线驱动电路驱动DSP扩展地址数据控制总线；所述的监控用DSP、数据交换用FPGA和第一控制用DSP的电源及信号通过所述的电源及信号总线互相连接。
上述控制器的主控制器中，所述的第二主控板由第二控制用DSP、数据采集用FPGA、D/A转换器和光纤驱动及收发电路组成；所述的第二控制用DSP通过其自身的地址、数据、控制总线与所述的数据采集用FPGA交换数据；所述的数据采集用FPGA与DSP扩展地址数据控制总线相连，并通过其自身的地址、数据、控制总线与所述的D/A转换器交换数据，数据采集用FPGA通过光纤驱动及收发电路接收来自链式静止同步补偿器的三相输出电流瞬时值测量信号，并向各分相控制器中的脉冲发生板输出三相逆变参考电压信号；所述的第二控制用DSP芯片、数据采集用FPGA和D/A转换器的电源及信号通过所述的电源及IO信号总线互相连接。
上述控制器的主控制器中，所述的主控通信板由第一通信FPGA、第二通信FPGA、第三通信FPGA和光纤驱动及收发电路组成，所述的第一通信FPGA通过DSP扩展地址数据控制总线与第一主控板和第二主控板交换数据，第一通信FPGA的输出地址数据控制总线与第二通信FPGA相连，第二通信FPGA的输出地址数据控制总线与第三通信FPGA相连；所述的第一通信FPGA、第二通信FPGA和第三通信FPGA同时与所述的电源及信号总线相连和光纤驱动及收发电路相连。
上述控制器中，所述的A相分相控制器、B相分相控制器和C相分相控制器中的各电路板之间，分别通过分相电源及信号总线、分相地址数据控制总线及FPGA扩展地址数据控制总线相互连接；所述的分相电源及信号总线与各分相控制器中的脉冲发生板、主脉冲分配板及第一到第N共N个脉冲分配板相连；所述的分相地址数据控制总线与各分相控制器中的脉冲发生板和主脉冲分配板；所述的FPGA扩展地址数据控制总线与各分相控制器中的主脉冲分配板和第一到第N共N个脉冲分配板的数据、地址及控制信号线相连接。
上述控制器中，所述的所述的A相分相控制器、B相分相控制器和C相分相控制器中的脉冲发生板分别由脉冲发生用FPGA和光纤驱动及收发电路组成，所述的脉冲发生用FPGA通过光纤驱动及收发电路接收来自所述的主控制器中第二主控板的参考电压信号和主控通信板的控制字，并发出所有链节的脉宽调制脉冲，脉冲发生用FPGA与分相电源及信号总线和分相地址数据控制总线相连。
上述控制器中，所述的A相分相控制器、B相分相控制器和C相分相控制器中的主脉冲分配板分别由第四通信FPGA、第二总线驱动电路、脉冲分配FPGA和光纤驱动及收发电路组成；所述的第四通信FPGA通过分相地址数据控制总线与所述的脉冲发生板连接，通过第二总线驱动电路驱动FPGA扩展地址数据控制总线，第四通信FPGA通过命令及状态信息光纤将接收到的各链节状态信息发送到主控制器中的主控通信板，通过命令及状态信息光纤(2)接收来自主控制器中主控通信板的链节控制命令；所述的脉冲分配FPGA通过FPGA扩展地址数据控制总线和第四通信FPGA相连并与分相电源及信号总线相连，通过光纤驱动及收发电路向各链节控制板发送链节控制命令及脉宽调制脉冲信号，接收来自链节控制板的状态信息并向第四通信FPGA返回链节状态信息。
上述控制器中，所述的所述的A相分相控制器、B相分相控制器和C相分相控制器中的第一到第N共N个脉冲分配板分别由脉冲分配FPGA和光纤驱动及收发电路组成，所述的脉冲分配FPGA通过FPGA扩展地址数据控制总线与主脉冲分配板相连，并与分相电源及信号总线、光纤驱动及收发电路相连，通过光纤驱动及收发电路向各链节控制板发送链节控制命令及脉宽调制脉冲信号，并向主脉冲分配板返回链节状态信息。
本发明提出的高压链式静止同步补偿器的控制器，其优点是：可以实现与主电路之间的高隔离绝缘电压强度，且是全数字化实现，与主电路链节可实现高速通信，具有高速计算能力以实现快速计算与控制功能，具有多脉冲发生及分配功能，且能实现多电压/电流模拟量输入及多路开关量输入及输出，可以应用于实现10kV以上输出电压的链式静止同步补偿器中。
附图说明
图1为本发明控制器的构成原理图。
图2为本发明主控制器的构成原理图。
图3为本发明控制器第一主控板的构成原理图。
图4为本发明控制器第二主控板的构成原理图。
图5为本发明控制器主控通信板的构成原理图。
图6为本发明分相控制器的构成原理图。
图7为本发明分相控制器中脉冲发生板的构成原理图。
图8为本发明分相控制器中主脉冲分配板的构成原理图。
图9为本发明分相控制器中各脉冲分配板的构成原理图。
图1中，1是输出电流测量信号光纤，2是命令及状态信息光纤，3是控制字光纤，4是参考电压信号光纤，5、6和7分别是过流保护信号光纤。
具体实施方式
本发明提出的高压链式静止同步补偿器的控制器，其构成原理图如图1所示，包括：
主控制器，用于采集与处理来自链式静止同步补偿器的电压、电流数据，产生脉宽调制控制参考信号，对输出无功电流进行闭环控制，对链式静止同步补偿器的运行状态进行监控通信以及与各分相控制器进行通信，主控制器由第一主控板、第二主控板、主控通信板、控制电源板及信号转换板组成。第二主控板通过输出电流测量信号光纤接收来自链式静止同步补偿器的三相输出电流瞬时值测量信号；
A相分相控制器，用于与主控制器进行通信、发出A相换流链的脉宽调制脉冲信号以及对A相换流链的脉宽调制脉冲信号进行分配，A相分相控制器由脉冲发生板、主脉冲分配板以及第一到第N共N个脉冲分配板组成。脉冲发生板通过参考电压信号光纤与主控制器中的第二主控板相连，接收A相逆变参考电压信号。脉冲发生板通过控制字光纤与主控制器中的主控通信板相连，接收A相链节控制字信号。主脉冲分配板通过命令及状态信息光纤与主控制器中的主控通信板相连，接收A相链节控制命令信号，并向主控制器返回接收到的A相各链节状态信息，包括直流电压、驱动故障、过温、过压、欠压、链节故障、旁路失败、通信故障等信息；主脉冲分配板通过过流保护信号光纤接收A相的过流保护信号；
B相分相控制器，用于与主控制器进行通信、发生B相换流链的PWM脉冲信号以及对B相换流链PWM脉冲信号进行分配，B相分相控制器由脉冲发生板、主脉冲分配板以及第一到第N共N个脉冲分配板组成。脉冲发生板通过参考电压信号光纤与主控制器中的第二主控板相连，接收B相逆变参考电压信号。脉冲发生板通过控制字光纤与主控制器中的主控通信板相连，接收B相链节控制字信号。主脉冲分配板通过命令及状态信息光纤与主控制器中的主控通信板相连，接收B相链节控制命令信号，并向主控制器返回接收到的B相各链节状态信息，包括直流电压、驱动故障、过温、过压、欠压、链节故障、旁路失败、通信故障等信息；主脉冲分配板通过过流保护信号光纤接收B相的过流保护信号；
C相分相控制器，用于与主控制器进行通信、发生C相换流链的脉宽调制脉冲信号以及对C相换流链PWM脉冲信号进行分配，C相分相控制器由脉冲发生板、主脉冲分配板及第一到第N共N个脉冲分配板组成。脉冲发生板通过参考电压信号光纤与第二主控板相连，接收C相逆变参考电压信号。脉冲发生板通过控制字光纤与主控制器中的主控通信板相连，接收C相链节控制字信号。主脉冲分配板通过命令及状态信息光纤与主控制器中的主控通信板相连，接收C相链节控制命令信号，并向主控制器返回接收到的C相各链节状态信息，包括直流电压、驱动故障、过温、过压、欠压、链节故障、旁路失败、通信故障等。主脉冲分配板通过过流保护信号光纤接收C相的过流保护信号。
以下结合附图详细介绍本发明的一个实施例。
如图2，主控制器中的各电路板之间通过电源及信号总线和DSP扩展地址数据控制总线相连接，各电路板通过串行及CAN总线通信接口和外部信号端子与外部相连接；外部信号端子将外部输入及输出信号连接到控制电源板和信号转换板；电源及信号总线与控制电源板、信号转换板、第一主控板、第二主控板及主控通信板相连；串行及CAN总线通信接口连接RS232/485串行通信信号及CAN总线通信信号到第一主控板；DSP扩展地址数据控制总线连接第一主控板、第二主控板及主控通信板的数据、地址及控制信号。
控制电源板通过外部信号端子输入直流或交流电源，并通过AC/DC或DC/DC直流稳压电源模块输出直流稳压电源到电源及信号总线。
信号转换板通过外部信号端子输入外部模拟量和开关量信号，并转换成低压模拟量和数字信号后输出到电源及信号总线；信号转换板还将来自电源及信号总线的模拟量及开关量输出信号进行放大、隔离处理后输出到外部信号端子。
如图3，本发明控制器第一主控板由监控用DSP、数据交换用FPGA、第一控制用DSP和第一总线驱动电路组成；监控用DSP通过其自身的地址、数据、控制总线和所述的数据交换用FPGA交换数据，通过SPI通信口和第一控制用DSP通信，并与RS232/485串行通信口1、RS232/485串行通信口2和CAN总线通信口信号相连；第一控制用DSP通过其自身的地址、数据、控制总线和数据交换用FPGA交换数据，通过SPI通信口和监控用DSP通信，并通过第一总线驱动电路输出DSP扩展地址数据控制总线；监控用DSP芯片、数据交换用FPGA及第一控制用DSP的电源及信号通过所述的电源及信号总线连接起来。监控用DSP和控制用DSP都采用TI公司的TMS320F2812PGFA；数据交换用FPGA采用XILINX公司的XC2S200-5PQ208C；第一总线驱动电路采用TI公司的74LVT16245。
如图4，本发明控制器第二主控板由第二控制用DSP、数据采集用FPGA、D/A转换器和光纤驱动及收发电路组成；第二控制用DSP通过其自身的地址、数据、控制总线和所述的数据采集用FPGA交换数据；数据采集用FPGA和DSP扩展地址数据控制总线相连，并通过其自身的地址、数据、控制总线和所述的D/A转换器交换数据，数据采集用FPGA还通过光纤驱动及收发电路接收三相输出电流瞬时值测量信号，并输出三相逆变参考电压信号到各相脉冲发生板；第二控制用DSP芯片、数据采集用FPGA、D/A转换器的电源及信号通过所述的电源及IO信号总线连接起来。第二控制用DSP采用TI公司的TMS320F2812PGFA；数据采集用FPGA采用XILINX公司的XC2S200-5PQ208C；D/A转换器采用AD公司的AD7658BST；光纤驱动及收发电路采用TI公司的SN55452及AVAGO公司的HFBR1521/HFBR2521或HFBR1414T/HFBR2412T。
如图5，本发明控制器主控通信板由第一通信FPGA、第二通信FPGA、第三通信FPGA和光纤驱动及收发电路组成，第一通信FPGA通过DSP扩展地址数据控制总线和第一主控板及第二主控板交换数据，第一通信FPGA输出地址数据控制总线和第二通信FPGA相连，第二通信FPGA输出地址数据控制总线和第三通信FPGA相连；三个FPGA与电源及信号总线相连，也与光纤驱动及收发电路相连。三个FPGA都采用XILINX公司的XC2S200-5PQ208C。
如图6，本发明分相控制器中的各电路板之间通过分相电源及信号总线、分相地址数据控制总线及FPGA扩展地址数据控制总线相连接；分相电源及信号总线与脉冲发生板、主脉冲分配板及第一到第N共N个脉冲分配板相连；分相地址数据控制总线连接脉冲发生板和主脉冲分配板；FPGA扩展地址数据控制总线连接主脉冲分配板和第一到第N共N个脉冲分配板的数据、地址及控制信号。
如图7，本发明分相控制器中的脉冲发生板由脉冲发生用FPGA和光纤驱动及收发电路组成，脉冲发生用FPGA通过光纤驱动及收发电路接收来自所述的第二主控板的参考电压信号和来自所述的主控通信板的控制字，并发出所有链节的PWM脉冲；脉冲发生用FPGA还与分相电源及信号总线及分相地址数据控制总线相连。脉冲发生用FPGA采用XILINX公司的XC3S500E-4PQ208C。
如图8，本发明分相控制器中的主脉冲分配板由第四通信FPGA、第二总线驱动电路、脉冲分配FPGA和光纤驱动及收发电路组成；第四通信FPGA通过分相地址数据控制总线和脉冲发生板连接，通过第二总线驱动电路输出FPGA扩展地址数据控制总线，并通过命令及状态信息光纤(2)将收集到的各链节状态信息发送到主控通信板，还通过命令及状态信息光纤(2)接收来自主控通信板的链节控制命令；脉冲分配FPGA通过FPGA扩展地址数据控制总线和第四通信FPGA相连，与分相电源及信号总线相连，并通过光纤驱动及收发电路发送链节控制命令及PWM脉冲信号到各链节、接收来自链节的状态信息并返回链节状态信息到第四通信FPGA。第四通信FPGA和脉冲分配FPGA都采用XILINX公司的XC2S200-5PQ208C，第二总线驱动电路采用TI公司的74LVT16245，光纤驱动及收发电路采用TI公司的SN55452及AVAGO公司的HFBR1521/HFBR2521或HFBR1414T/HFBR2412T。
如图9，本发明分相控制器中的第一到第N共N个脉冲分配板均由脉冲分配FPGA和光纤驱动及收发电路组成，脉冲分配FPGA通过FPGA扩展地址数据控制总线和主脉冲分配板相连，并与分相电源及信号总线、光纤驱动及收发电路相连，通过光纤驱动及收发电路发送链节控制命令及PWM脉冲信号到各链节并返回链节状态信息到主脉冲分配板。脉冲分配FPGA采用XILINX公司的XC2S100-5TQ144C，光纤驱动及收发电路采用TI公司的SN55452及AVAGO公司的HFBR1521/HFBR2521或HFBR1414T/HFBR2412T。
以上实施例只是本发明的一个具体的实施电路原理图，并不以此限定本发明的保护范围。任何基于本发明所作的无实质改变的等效变换电路，均属于本发明保护范围。
Claims (9)
1、一种高压链式静止同步补偿器的控制器，其特征在于包括：
主控制器，用于采集与处理来自链式静止同步补偿器的电压、电流数据，产生脉宽调制控制参考信号，对输出无功电流进行闭环控制，对链式静止同步补偿器的运行状态进行监控通信以及与各分相控制器进行通信，主控制器由第一主控板、第二主控板、主控通信板、控制电源板及信号转换板组成，所述的第二主控板通过输出电流测量信号光纤接收来自链式静止同步补偿器的三相输出电流瞬时值测量信号；
A相分相控制器，用于与主控制器进行通信、发出A相换流链的脉宽调制脉冲信号以及对A相换流链的脉宽调制脉冲信号进行分配，A相分相控制器由脉冲发生板、主脉冲分配板以及第一到第N共N个脉冲分配板组成；所述的脉冲发生板通过参考电压信号光纤与主控制器中的第二主控板相连，接收A相逆变参考电压信号；所述的脉冲发生板通过控制字光纤与主控制器中的主控通信板相连，接收A相链节控制字信号；所述的主脉冲分配板通过命令及状态信息光纤与主控制器中的主控通信板相连，接收A相链节控制命令信号，并向主控制器返回接收到的A相各链节状态信息；所述的主脉冲分配板通过过流保护信号光纤接收A相的过流保护信号；
B相分相控制器，用于与主控制器进行通信、发生B相换流链的PWM脉冲信号以及对B相换流链PWM脉冲信号进行分配，B相分相控制器由脉冲发生板、主脉冲分配板以及第一到第N共N个脉冲分配板组成；所述的脉冲发生板通过参考电压信号光纤与主控制器中的第二主控板相连，接收B相逆变参考电压信号；所述的脉冲发生板通过控制字光纤与主控制器中的主控通信板相连，接收B相链节控制字信号；所述的主脉冲分配板通过命令及状态信息光纤与主控制器中的主控通信板相连，接收B相链节控制命令信号，并向主控制器返回接收到的B相各链节状态信息；所述的主脉冲分配板通过过流保护信号光纤接收B相的过流保护信号；
C相分相控制器，用于与主控制器进行通信、发生C相换流链的脉宽调制脉冲信号以及对C相换流链PWM脉冲信号进行分配，C相分相控制器由脉冲发生板、主脉冲分配板及第一到第N共N个脉冲分配板组成；所述的脉冲发生板通过参考电压信号光纤与第二主控板相连，接收C相逆变参考电压信号；脉冲发生板通过控制字光纤与主控制器中的主控通信板相连，接收C相链节控制字信号；所述的主脉冲分配板通过命令及状态信息光纤与主控制器中的主控通信板相连，接收C相链节控制命令信号，并向主控制器返回接收到的C相各链节状态信息；所述的主脉冲分配板通过过流保护信号光纤接收C相的过流保护信号。
2、如权利要求1所述的控制器，其特征在于，主控制器中，所述的信号转换板、第一主控板、第二主控板、主控通信板和控制电源板分别与电源及信号总线相连；所述的第一主控板通过串行及CAN总线通信接口接收RS232/485串行通信信号及CAN总线通信信号；所述的控制电源板和信号转换板通过外部信号端子接收外部输入及输出信号；所述的第一主控板、第二主控板和主控通信板通过DSP扩展地址数据控制总线接收和方式数据、地址及控制信号。
3、如权利要求1所述的控制器，其特征在于，所述的第一主控板由监控用DSP、数据交换用FPGA、第一控制用DSP和第一总线驱动电路组成；所述的监控用DSP通过其自身的地址、数据、控制总线与所述的数据交换用FPGA交换数据，通过SPI通信口与第一控制用DSP通信，并与RS232/485串行通信口1、RS232/485串行通信口2和CAN总线通信口相连；所述的第一控制用DSP通过其自身的地址、数据、控制总线与数据交换用FPGA交换数据，通过SPI通信口与监控用DSP通信，并通过第一总线驱动电路驱动DSP扩展地址数据控制总线；所述的监控用DSP、数据交换用FPGA和第一控制用DSP的电源及信号通过所述的电源及信号总线互相连接。
4、如权利要求1所述的控制器，其特征在于，所述的第二主控板由第二控制用DSP、数据采集用FPGA、D/A转换器和光纤驱动及收发电路组成；所述的第二控制用DSP通过其自身的地址、数据、控制总线与所述的数据采集用FPGA交换数据；所述的数据采集用FPGA与DSP扩展地址数据控制总线相连，并通过其自身的地址、数据、控制总线与所述的D/A转换器交换数据，数据采集用FPGA通过光纤驱动及收发电路接收来自链式静止同步补偿器的三相输出电流瞬时值测量信号，并向各分相控制器中的脉冲发生板输出三相逆变参考电压信号；所述的第二控制用DSP芯片、数据采集用FPGA和D/A转换器的电源及信号通过所述的电源及IO信号总线互相连接。
5、如权利要求1所述的控制器，其特征在于，所述的主控通信板由第一通信FPGA、第二通信FPGA、第三通信FPGA和光纤驱动及收发电路组成，所述的第一通信FPGA通过DSP扩展地址数据控制总线与第一主控板和第二主控板交换数据，第一通信FPGA的输出地址数据控制总线与第二通信FPGA相连，第二通信FPGA的输出地址数据控制总线与第三通信FPGA相连；所述的第一通信FPGA、第二通信FPGA和第三通信FPGA同时与所述的电源及信号总线相连和光纤驱动及收发电路相连。
6、如权利要求1所述的控制器，其特征在于：所述的A相分相控制器、B相分相控制器和C相分相控制器中的各电路板之间，分别通过分相电源及信号总线、分相地址数据控制总线及FPGA扩展地址数据控制总线相互连接；所述的分相电源及信号总线与各分相控制器中的脉冲发生板、主脉冲分配板及第一到第N共N个脉冲分配板相连；所述的分相地址数据控制总线与各分相控制器中的脉冲发生板和主脉冲分配板；所述的FPGA扩展地址数据控制总线与各分相控制器中的主脉冲分配板和第一到第N共N个脉冲分配板的数据、地址及控制信号线相连接。
7、如权利要求1所述的控制器，其特征在于，所述的A相分相控制器、B相分相控制器和C相分相控制器中的脉冲发生板分别由脉冲发生用FPGA和光纤驱动及收发电路组成，所述的脉冲发生用FPGA通过光纤驱动及收发电路接收来自所述的主控制器中第二主控板的参考电压信号和主控通信板的控制字，并发出所有链节的脉宽调制脉冲，脉冲发生用FPGA与分相电源及信号总线和分相地址数据控制总线相连。
8、如权利要求1所述的控制器，其特征在于：所述的A相分相控制器、B相分相控制器和C相分相控制器中的主脉冲分配板分别由第四通信FPGA、第二总线驱动电路、脉冲分配FPGA和光纤驱动及收发电路组成；所述的第四通信FPGA通过分相地址数据控制总线与所述的脉冲发生板连接，通过第二总线驱动电路驱动FPGA扩展地址数据控制总线，第四通信FPGA通过命令及状态信息光纤将接收到的各链节状态信息发送到主控制器中的主控通信板，通过命令及状态信息光纤(2)接收来自主控制器中主控通信板的链节控制命令；所述的脉冲分配FPGA通过FPGA扩展地址数据控制总线和第四通信FPGA相连并与分相电源及信号总线相连，通过光纤驱动及收发电路向各链节控制板发送链节控制命令及脉宽调制脉冲信号，接收来自链节控制板的状态信息并向第四通信FPGA返回链节状态信息。
9、如权利要求1所述的控制器，其特征在于，所述的A相分相控制器、B相分相控制器和C相分相控制器中的第一到第N共N个脉冲分配板分别由脉冲分配FPGA和光纤驱动及收发电路组成，所述的脉冲分配FPGA通过FPGA扩展地址数据控制总线与主脉冲分配板相连，并与分相电源及信号总线、光纤驱动及收发电路相连，通过光纤驱动及收发电路向各链节控制板发送链节控制命令及脉宽调制脉冲信号，并向主脉冲分配板返回链节状态信息。
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