CN101588233A - 无线传感器网络节点应用中aes协处理器系统与架构 - Google Patents

Abstract

为了克服现有的多数AES协处理器设计中硬件成本和功耗过大，不适于无线传感器网络节点中集成的不足之处，本发明提出了一种基于复用技术为主的系统级框架的设计方法。该方法主要利用了复用技术和流程的优化，用最少的子模块数量完成加解密功能。AES架构流程中采取轮内资源共享，各高层模块复用子模块，轮外对单轮循环进行复用的方式，可分别进行加密/解密操作。本发明在保证数据可靠的基础上不仅能降低应用成本，减小硬件开销，还能有效降低功耗，而且系统吞吐率也符合无线传感器网络的要求，适于使用VLSI硬件实现。在无线传感器网络节点的特殊应用中，本发明架构下的AES加解密协处理器可以提供可靠数据的同时，更贴近实际应用。

Description

无线传感器网络节点应用中AES协处理器系统与架构

所属技术领域

本发明涉及加解密算法，尤其是无线传感器网络节点的低成本低功耗特定环境下的AES协处理器的设计方法和系统。

背景技术

近年来，由于广泛的应用前景，无线网络化智能传感器的研究引起了各方的高度重视，已形成一个研究热点，但研究需要考虑的因素或者说需要研究的问题很多。安全性就是其中一个重要的方面。现在，无线网络广泛应用，但无线网络由于其特殊的传播方式而缺乏足够的安全性，网络上传输的信息随时都会受到非法盗听、篡改和破坏等威胁。使用数据加密技术来对信息进行加密，可以在很大程度上提高无线网络的安全性。随着WLAN的不断发展，它的安全问题不断受到广泛的关注。近年来，国内外的研究，一个是以密码学理论为基础的各种数据加密算法；另一个是以计算机网络为背景的网络信息安全传输模型的研究。其中密码学算法已经在实际应用中取得非常好的效果，而后者尚在理论探索阶段。随着无线网络的迅速发展，无线设备的更多应用，无线网络的安全性迫切需要得到加强。

AES是一种新的对称数据分组加密算法，可以用于保证数据在无线信道的安全传输。目前，有许多AES协处理器的设计方案，其中大多数主要关注于算法实现的吞吐率和速度，极大多数采用并行，流水线的设计实现，功耗和面积方面考虑较少，使之在便携设备等对硬件开销和功耗要求苛刻的领域中的应用受到限制。

而在无线传感器网络的大部分节点中采用电池供电，功耗约束就成为其中最重要的考虑因素，它影响着节点的生命周期和数据传输的可靠性。一般设计很少考虑功耗需求，因此不适合应用在此特定环境下。同时，作为传感器系统的一部分，AES通常作为协处理器集成在收发器件或者微处理器中，因此AES的硬件实现面积也需要进行优化，同时电路结构也要尽可能规整。而普通的设计一般不考虑面积优化，从而不便于集成。

发明内容

为了克服现有的多数AES协处理器设计中硬件成本和功耗过大，不适于无线网络节点中集成的不足之处，本发明提出了一种基于复用技术为主的系统级框架的设计方法。该方法在保证数据可靠的基础上不仅能降低应用成本，减小硬件开销，还能有效降低功耗，而且系统吞吐率也符合无线传感器网络的要求，适于使用VLSI硬件实现。

本发明解决其技术问题所采用的技术方案是：

AES整体架构采取轮内资源共享，反复调用子模块，轮外对单轮进行复用的方式，可分别进行加密/解密操作，只需要一个encrypt信号来进行区分即可。encrypt信号控制加解密复用的s-box，mixcolumn以及密钥寄存器的密钥选取，以及循环密钥是否进行inv-mixcolumn操作等。

AES整体架构的加解密操作只需要一个encrypt信号来进行区分即可，encrypt信号控制加解密复用的s-box，mixcolumn以及密钥寄存器的密钥选取，以及循环密钥是否进行inv-mixcolumn操作等。

密钥、输入数据和输出数据分别采用不同的端口，在统一的时钟控制下进行同步的数据输入与输出。

AES架构的整体流程为：在一次处理开始的时候，密钥首先输入，随后进入到密钥扩展阶段。在此阶段，首轮密钥也要同时打入密钥寄存器，为首轮加密做好准备，以免延误一个周期。当密钥扩展完成后，系统收到密钥扩展完成提示，主循环开始运作，紧接着开始输入明/密文，开始正常的10轮迭代加密。以后的过程每次只进行明文/密文的输入，直到下一次需要更换密钥/初始向量的时候再重新输入。而每次数据加/解密完成后，都会给出加/解密完成信号，这个信号会引发输出有效信号，进行数据输出。系统在接受到数据输出有效信号后，开始新一轮的分组明文/密文的输入。整体上形成在输出的下一个周期进行新数据的输入，加快加/解密速度，节省资源。

AES轮内架构和时序安排为：首先，用一个周期完成对所有数据的shiftrow操作，操作结果放回原寄存器，随后用一个依次选择数据寄存器的每一列的每一个字节进行s盒变换。四个周期之后，被选择的一列的s变换就已完成，变换结果仍保存在原始位置。之后这一列的32位，在一个周期内依次进入mixcolumn和addroundkey操作，操作结果放回原唯一寄存器。当进行到第10轮时，计数器告知mixcolumn，跳过该操作，实现了整个加解密过程。

整个AES系统架构中输入，输出，和中间结果寄存仅共用一个128位的数据寄存器组存取数据。数据寄存器组的复用流程为：首先，输入数据在四个周期内存入数据寄存器，然后轮操作只是用原寄存器存取该寄存器计算后的数据，这就节省了中间结果寄存器。在进行输出阶段，也是输出和输入合理分配，在输出每一列后进行下一个分组数据前一列的输入，对该列的新数据的输入补充，此后依次把所有列的数据流入流出，而互不影响。

整个流程中，包括主循环和密钥扩展阶段通过时序的调整仅用一个8位带宽的加解密复用s盒模块来实现功能。既在不同高层模块，即主循环和密钥扩展中复用了s盒，又在同一高层模块主循环中利用时序复用了s盒。s盒的复用要通过多路选择器来进行输入输出信号选择。

整个流程中，通过时序的调整仅用一个32位带宽的加解密复用列混合单元来实现功能。在解密过程中，在主循环每轮操作中，进行subbyte的时候有4个周期可供轮密钥进行当轮的inv_mixcolumn操作，操作后的结果存入密钥存储器中以备接下来的轮密钥加使用。列混合单元的复用要通过多路选择器来进行输入输出信号选择。

本发明的有益效果是，整体结构主要采用复用设计和流程的优化，用最少的子模块数量完成加解密功能，减小设计面积和功耗，使得在无线传感器网络节点的特殊应用中，加解密协处理器可以提供可靠数据的同时，更贴近实际应用。

附图说明

下面结合附图和实施例对本发明进一步说明。

图1是AES协处理器的系统结构图。

图2是单列数据在轮操作中的变换结构图。

图3是S盒在整个系统中的复用结构图。

图4是解密过程中列混合模块在系统中的复用结构图。

图5是轮变换中寄存器组的使用和输出与输入寄存器组的复用示意图。

具体实施方式

本发明支持半双工工作方式，可分别进行加密/解密操作，同一模块在同一时间只要进行加密/解密一种操作即可。只需要一个encrypt信号来进行区分即可，encrypt信号控制加解密复用的s-box，mixcolumn以及密钥寄存器的密钥选取，以及循环密钥是否进行inv-mixcolumn操作等。这样，就使得同一个模块既能实现加密操作，又能实现解密操作。对于速度要求不高的无线传感器网络而言，这样也有利于降低面积。

模块的数据接口为32位，输入、输出分别采用独立的接口。明/密文输入输出均为32位，分四个周期串行进出。加/解密之后的密/明文输出的同时，进行下一组明/密文的输入，以提高模块的利用率。密钥的生成在开始的时候计算一次，以后就保存使用。考虑到密钥可能经常更换，密钥、输入数据和输出数据分别采用不同的端口，在统一的时钟控制下进行同步的数据输入与输出，AES中数据处理宽度(分组)是128位，密钥的宽度也是128位，端口数据宽度设计采用32位，在算法模块内部合成为完整的数据和密钥宽度。

在密钥扩展提前进行，以后保存使用的前提下，整个加/解密流程是这样的：在一次处理开始的时候，密钥首先输入，随后进入到密钥扩展阶段。当密钥扩展完成后，系统收到密钥扩展完成提示，紧接着开始输入明/密文，开始正常的10轮迭代加密。以后的过程每次只进行明文/密文的输入，直到下一次需要更换密钥/初始向量的时候再重新输入。而每次数据加/解密完成后，都会给出加/解密完成信号，这个信号会引发输出有效信号，进行数据输出。系统在接受到数据输出有效信号后，开始新一轮的分组明文/密文的输入。这样整体上就形成了在输出的下一个周期进行新数据的输入，不会影响整个进程的同时，加快了加/解密速度，还保证了最大程度节省寄存器的原则。

本发明根据无线传感器网络中AES算法的特点，在对硬件实现方式进行分析后，在速度要求不高，而对功耗和面积要求苛刻的前提下，采用单轮基本迭代的方式进行硬件实现，整体结构采用轮内资源共享、反复调用，轮外复用的框架。

系统运行的整体流程如图1所示：当start信号开始时，先进入密钥扩展阶段，扩展得到的轮密钥依次存入RAM中待用，在此阶段，首轮密钥也要同时打入密钥寄存器，为首轮加密做好准备，以免延误一个周期。当密钥扩展结束后，给出密钥扩展结束信号到输入控制模块，32位的数据线用四个周期完成128位的明/密文输入，到一个数据寄存器，也是整个流程输入，输出，和中间结果公用的唯一的数据寄存器。特别要指出，在首次输入时，为节省时间，将密钥寄存器中的密钥和输入数据进行异或之后再存，这样首次的密钥加就不占用10轮迭代的周期。RAM要用轮计数器来进行输出选择，给到密钥寄存器。随后输入控制给出输入结束信号，进入轮加/解密阶段。

首先，用一个周期完成对所有数据的shiftrow操作，操作结果放回原寄存器，随后用一个依次选择数据寄存器的每一列的每一个字节进行s盒变换。四个周期之后，被选择的一列的s变换就已完成，变换结果仍保存在原始位置。之后这一列的32位，在一个周期内依次进入mixcolumn和addroundkey操作，操作结果放回原寄存器。当进行到第10轮时，计数器告知mixcolumn，跳过该操作，从而实现了整个加密过程。一列的一轮操作需要5个周期，四列就是20个周期，加上开始的shiftrow那一个周，一轮内变换一组128bit的分组矩阵总共要用21个周期来实现。10轮就是210个周期，在加上输入数据的四个周期和输出数据的四个周期，总共是218个周期，满足无线传感器处理吞吐量的要求。

待整个加密过程结束后，给出输出有效信号，该信号随后通知输入端进行下一个明/密文分组的输入。也就是每输出一列数据，便在下一个周期输入一列新数据。在计算吞吐量的时候，实际上，当输出数据时，同时也要进行下个分组数据的输入，这样，大容量的数据的输入输出便可看作是5个周期，总共只需要215个周期。本发明中的整体架构最大程度的利用了整体资源，实现了子模块复用和加解密复用，也使运行较为流畅。

图1没有体现出来的是轮操作变换，按照图1，各个数据线宽是不一样的，data_in，data_out是32位的，行移位变换是128位，s_box是8位的，列混合单元和密钥加为32位，且它们不是这样串行连接的，而是每执行一个单元操作后，保存在原始的数据寄存器中，实现最大限度利用寄存器资源的优化策略。图1只是整个流程的示意图，在只说明了一轮中各个子单元执行的先后顺序，具体轮操作过程见图2。图中包括了轮操作的时序信息，在t＝t’-1时刻，整个矩阵(四列)要同时先进行行移位，这样加上图2的操作，一个轮操作的四个步骤就完整了。由于行移位操作只是字节与字节的连线移位，因此图上没有标示出来。

s盒无论在哪种设计中，都需要消耗比较大的面积。因此对于s盒的复用是至关重要的。相对于在s盒本身的功耗面积上下功夫，减少s盒数量显得更为关键。本发明对s盒的复用主要有两种方式，即不同高层模块对同一子模块的空间复用和同一高层模块对子模块的时间复用。

s盒的空间复用：由于密钥扩展模块和主循环中subbyte模块都要用到面积和功耗较大的s盒，且这两个模块是在不同的时间来使用s盒，因此可以合理分配资源，让两个模块都在各自应用的时间内使用到s盒，实现s盒的高层复用，使设计的面积降低。

s盒的时间复用：本发明是采用32bit宽度组成128bit的矩阵，然后进行10轮迭代，这样就需要每轮中使用16个s盒。考虑到s盒的代价成本较高，所以，在满足处理无线传感器处理速度的前提下，以4*4个时钟周期重复利用s盒来进行面积上的优化。每四个周期完成矩阵中一列数据的s变换，然后经过列混合与轮密钥加，实现一列的单轮变换。然后对四列分别进行这样的操作，才完成一轮128bit数据的变换。这样，整个加/解密协处理器所应用的s盒总共只有一个，充分降低了设计成本和功耗。

密钥扩展与主循环中分别调用共同的s盒，体现了不同模块充分复用同一子模块的空间特点；而同一模块轮内反复调用同一子模块，体现了时间换取空间的理念。本发明在密钥扩展单元内部引出s盒输入输出管脚，单一s盒仅在最高层模块中进行调用。针对于上层模块的不同管脚，利用多路选择器，使s盒在不同的时间内，分别为各个高层模块调用。见附图3。

一般情况下，通过直接将加密算法过程逆转可以得出解密操作过程。但是这样就会与加密流程不一致，导致生成许多额外的控制单元，增加设计成本和设计功耗。根据AES几部分的线性规则进行调整，整个解密过程也可以变得和加密流程一样，只是对于密钥的生成需要进行逆列混合变换的处理才能保证操作的正确性，这也是用面积换功耗的一种策略。这样，整个算法由顶至下的架构是不变的，有利于软硬件实现，更易于实现加解密的模块复用，使编码更为清晰整齐，无需额外控制。采用这种加解密同步的策略，可以用同一设计同时实现这两个部分，而不用分别进行设计。保持一致的好处以方面在硬件的控制上得以体现，使得加解密可以采用相同的控制流程。另一方面，这种优化后的解密流程更适合于成本和功耗的优化设计。

针对于变换后的解密过程中，在密钥加环节之前，要先对各轮密钥进行inv_mixcolum的操作，而这一单元也在主循环中使用，这就提供了mixcolumn子模块复用的可能性。在解密流程mixcolumn复用的具体实现中，由于密钥处理和mixcolumn的轮操作基本上属于不同模块同一时间的调用，而密钥处理又需要四个周期来进行密钥的变换，看似无法复用。但其实在主循环每轮操作中，进行subbyte的时候仍有4个周期可供轮密钥进行当轮的inv_mixco]umn操作，操作后的结果存入密钥存储器中以备接下来的轮密钥加使用。该子模块的复用，在整个结构上充分的利用了时间，表现为解密过程中的列混合单元时刻都保持运算状态，见图4。另外，在对密钥进行变换的时候，要注意到此时的encrypt信号一定要保证为低，也就是解密时的列混合运算。同样，mixcolumn的复用也要通过多路选择器来进行输入输出信号选择。

本发明中对于寄存器组的复用尤为关键。由于在整个加/解密过程中的操作较多，一般需要应用大量的寄存器来存取输入输出以及中间数据。但这样就增加了面积和成本，使AES协处理器在无线传感器网络节点上显得过于庞大。一般设计中，暂存数据所用到的寄存器有密钥寄存器，输入数据寄存器，轮操作中间寄存器，数据输出寄存器等。其中，有些流水线设计中，根据轮内流水或是轮外流水还要分别用到轮内部寄存器和轮间寄存器。本发明合理的设置了流程，利用无线传感器网络的速度要求不高的特点，只用一个数据寄存器(128bit)和一个密钥寄存器(128bit)便可完成整个加/解密的操作。

寄存器组的复用流程为：首先，输入数据在四个周期内存入数据寄存器，然后轮操作只是用原寄存器存取该寄存器计算后的数据，这就节省了中间结果寄存器。在进行输出阶段，也是输出和输入合理分配，在输出每一列后进行下一个分组数据前一列的输入，此后依次把所有列的数据流入流出，而互不影响。也就是说，在输出一列的下一个周期，进行对该列的新数据的输入补充，如图5。这样，就能更加有效合理的利用资源，达到存储资源的优化，节省了整个设计的成本。

此外，本发明是仅针对128bit密钥进行详述，而AES标准的密钥长度可分128bit，192bit，256bit，针对于以上长度密钥，主循环操作的轮数也有所不同，分别为10轮，12轮和14轮循环。所以，本发明针对于其他密钥长度相当于增加了加密主循环的轮数，其原理是一样的，只需略加改动。而根据AES的加解密模式，又可分为ECB，CBC，CFB，OFB和CRC五种模式，每种模式只是在基本加/解密操作中增加了一些特殊的规定，比如密钥或输出结果反馈，计数器输入等。它们与基本加解密不冲突，只是利用了基本操作进行更高一层的应用。所以，所有这些加/解密模式都可参照本发明中的整体架构，而在更高一级上进行调整。

Claims (8)

1.一种无线传感器网络节点应用中AES协处理器系统与架构，其特征在于，

AES整体架构采取轮内资源共享，各高层模块复用子模块，轮外对单轮循环进行复用的方式，可分别进行加密/解密操作。

2.如权利要求1所述，AES整体架构的加密和解密操作只需要一个encrypt信号来进行区分即可，其特征在于，

encrypt信号控制加解密复用的s-box，mixcolumn以及密钥寄存器的密钥选取，以及循环密钥是否进行inv-mixcolumn操作等。

3.如权利要求1所述，AES架构的端口，其特征在于，

密钥、输入数据和输出数据分别采用不同的端口，宽度均为32位，在统一的时钟控制下进行同步的数据输入与输出。

4.如权利要求1所述，AES架构的整体流程，其特征在于，

在一次处理开始的时候，密钥首先输入，随后进入到密钥扩展阶段。在此阶段，首轮密钥也要同时打入密钥寄存器，为首轮加密做好准备。当密钥扩展完成后，系统收到密钥扩展完成提示，主循环开始运作，紧接着开始输入明/密文，开始正常的10轮迭代加密。以后的过程每次只进行明文/密文的输入，直到下一次需要更换密钥/初始向量的时候再重新输入。而每次数据加/解密完成后，都会给出加/解密完成信号，这个信号会引发输出有效信号，进行数据输出。系统在接受到数据输出有效信号后，开始新一轮的分组明文/密文的输入。整体上形成在输出的下一个周期进行新数据的输入，加快加/解密速度，节省资源。

5.如权利要求4所述，AES轮内架构和时序安排，其特征在于，

首先，用一个周期完成对所有数据的shiftrow操作，操作结果放回原寄存器，随后用一个选择器依次选择数据寄存器的每一列的每一个字节进行s盒变换。四个周期之后，被选择的一列的s变换就已完成，变换结果仍保存在原始位置。之后这一列的32位，在一个周期内依次进入mixcolumn和addroundkey操作，操作结果放回原唯一寄存器。当进行到第10轮时，计数器告知mixcolumn，跳过该操作，实现了整个加解密过程。

6.如权利要求4所述，AES架构中的数据寄存器组，其特征在于，

整个AES系统中输入，输出，和中间结果寄存仅共用一个128位的数据寄存器组存取数据。数据寄存器组的复用流程为：首先，输入数据在四个周期内存入数据寄存器，然后轮操作只是用原寄存器存取该寄存器计算后的数据结果，这就节省了中间结果暂存器。在进行输出阶段，也是输出和输入合理分配，在输出每一列后进行下一个分组数据前一列的输入，对该列的新数据的输入补充，此后依次把所有列的数据流入流出，而互不影响。

7.如权利要求4所述，AES架构中的s盒，其特征在于，

整个流程中，包括主循环和密钥扩展阶段通过时序的调整仅用一个8位带宽的加解密复用s盒模块来实现功能。既在不同高层模块，即主循环和密钥扩展中复用了s盒，又在同一高层模块主循环中利用时序复用了s盒。s盒的复用要通过多路选择器来进行输入输出信号选择。

8.如权利要求4所述，AES架构中的列混合单元，其特征在于，

整个流程中，通过时序的调整仅用一个32位带宽的加解密复用列混合单元来实现功能。在解密过程中，在主循环每轮操作中，进行subbyte的时候有4个周期可供轮密钥进行当轮的inv_mixcolumn操作，操作后的结果存入密钥存储器中以备接下来的轮密钥加使用。列混合单元的复用要通过多路选择器来进行输入输出信号选择。

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