CN102780557B

CN102780557B - 一种选择门优化的aes加解密方法及装置

Info

Publication number: CN102780557B
Application number: CN201210236938.4A
Authority: CN
Inventors: 莫海锋; 朱丽娟
Original assignee: Ramaxel Technology Shenzhen Co Ltd
Current assignee: Ramaxel Technology Shenzhen Co Ltd
Priority date: 2012-07-10
Filing date: 2012-07-10
Publication date: 2015-05-27
Anticipated expiration: 2032-07-10
Also published as: CN102780557A

Abstract

本发明提供了一种选择门优化的AES加解密方法及装置，该方法包括：控制选择将轮运算结果或者待加/解密数据输出至寄存器；对寄存器中的数据进行Nr轮加/解密轮运算，Nr由密钥长度确定；通过加/解密控制信号控制选择输出加密轮运算结果或者解密轮运算结果至寄存器。借此，本发明能够降低芯片面积及功耗，同时减少关键路径上选择门的使用，缩短了关键路径，提高了AES模块的运行速度。

Description

一种选择门优化的AES加解密方法及装置

技术领域

本发明涉及数据通信安全技术领域，尤其涉及一种选择门优化的AES加解密方法及装置。

背景技术

AES(Advanced Encryption Standard，高级加密标准)是当前存储领域的主要加密算法。AES加密和解密由多个相同的轮运算组成，每个轮运算包含S盒运算、移位运算、列混合运算和加密钥的运算。加密和解密的S盒运算、移位运算、列混合运算都不相同。现有的AES方案使用独立的结构实现加密和解密运算，或者使用独立的结构实现S盒和逆的S盒的运算。

图1是现有加密运算的结构图，SBX(Sbox)表示加密运算的S盒运算，MC(Mix Columns)表示加密运算的列混合运算，ARK(add round key)表示轮密钥加运算，Register(寄存器)缓存每轮运算的中间数据，选择器用于选择装载输入数据或轮运算的输出数据，round-key表示加密轮密钥，initial-data表示输入数据，data-out表示加密结果，initial-round表示轮运算的轮数。每组数据的加密有Nr轮运算，第一轮运算开始时装载输入数据，第一轮运算的输出作为第二轮运算的输入，依次类推，直到完成Nr轮运算，输出解密结果。图2是加密S盒运算的结构图，INV表示有限域中计算逆元的逻辑运算，MT表示SBX运算中逆元运算后把逆元和一个固定的矩阵相乘的运算。

图3是现有解密运算的结构图，ISBX(Inv Sbox)表示解密运算的S盒运算，也是加密S盒运算的逆，IMC(Inv Mix Columns)表示解密运算的列混合运算，ARK(add round key)表示轮密钥加运算，Register(寄存器)缓存每轮运算的中间数据，选择器用于选择装载输入数据或轮运算的输出数据，round-key表示加密轮密钥，initial-data表示输入数据，data-out表示加密结果，initial-round表示当前轮运算的轮数。每组数据的解密有Nr轮运算，第一轮运算开始时装载输入数据，第一轮运算的输出作为第二轮运算的输入，依次类推，直到完成Nr轮运算，输出及诶结果。图4是解密运算S盒的运算过程，MTI表示ISBX运算中计算逆元之前输入数据和一个固定矩阵相乘的运算，INV表示有限域中计算逆元的逻辑运算。

现有的AES算法采用独立结构分别实现加密和解密运算，而S盒运算逻辑的面积很大，独立结构分别实现加密和解密运算会增加芯片的面积和功耗。

综上可知，现有技术在实际使用上显然存在不便与缺陷，所以有必要加以改进。

发明内容

针对上述的缺陷，本发明的目的在于提供一种选择门优化的AES加解密方法及装置，其能够降低芯片面积及功耗，同时减少关键路径上选择门的使用，缩短了关键路径，提高了AES模块的运行速度。

为了实现上述目的，本发明提供一种选择门优化的AES加解密方法，包括：

控制选择将轮运算结果或者待加/解密数据输出至寄存器；

对所述寄存器中的数据进行Nr轮加/解密轮运算，Nr由密钥长度确定；

通过加/解密控制信号控制选择输出加密轮运算结果或者解密轮运算结果至寄存器。

根据本发明的方法，对所述寄存器中的数据进行加密轮运算或解密轮运算的步骤具体为：

对所述寄存器中的数据进行求逆运算操作，并输出两个相同的求逆运算结果；

对其中一个求逆运算结果依次进行加密仿射变换操作、加密列混合运算操作以及轮密钥加运算操作，并输出操作结果作为所述加密轮运算结果；

对另一个求逆运算结果依次进行轮密钥加运算操作、解密列混合运算操作以及解密仿射变换操作，并输出操作结果作为所述解密轮运算结果；

根据本发明的方法，对所述寄存器中的数据进行加密轮运算或解密轮运算的步骤还包括：

在第Nr轮运算时，将所述求逆运算结果进行轮密钥加运算操作后输出作为解密结果，或者

在第Nr轮运算时，将所述加密仿射变换操作后的数据进行轮密钥加运算操作后输出作为加密结果。

根据本发明的方法，控制选择将轮运算结果或者待加/解密数据输出至寄存器的步骤具体为：

通过轮运算的轮数控制选择将轮运算结果或者待加/解密数据输出至所述寄存器，若为第一轮则选择将待加/解密数据加载至所述寄存器，否则将所述轮运算结果缓存至所述寄存器。

根据本发明的方法，所述方法还包括：将初始密钥进行变换获取所述轮密钥加运算操作在每一轮运算使用的密钥。

本发明相应提供一种选择门优化的AES加解密装置，包括：

第一选择器，控制选择将轮运算结果或者待加/解密数据输出至寄存器；

寄存器，用于缓存待加/解密数据或者轮运算的结果；

加/解密轮运算单元，用于对所述寄存器中的数据进行Nr轮加/解密轮运算，Nr由密钥长度确定；

第二选择器，用于通过加/解密控制信号控制选择输出加密轮运算结果或者解密轮运算结果至寄存器。

根据本发明的装置，所述加/解密轮运算单元包括：

求逆模块，用于对所述寄存器中的数据进行求逆运算操作，并输出两个相同的求逆运算结果；

加密仿射变换模块，用于对所述求逆运算结果进行加密仿射变换操作；

加密列混合模块，用于对加密仿射变换的结果进行加密列混合运算操作；

第一轮密钥加模块，用于对所述加密列混合运算的结果进行轮密钥加运算操作，并输出轮密钥加运算操作结果作为所述加密轮运算结果；

第二轮密钥加模块，用于对另一个求逆运算结果进行轮密钥加运算操作；

解密列混合模块，用于对所述第二轮密钥加模块输出的轮密钥加运算结果进行解密列混合运算操作；

解密仿射变换模块，用于对所述解密列混合运算结果进行解密仿射变换操作，并输出所述解密仿射变换操作结果作为所述解密轮运算结果。

根据本发明的装置，所述装置还包括第三轮密钥加模块，用于在第Nr轮运算时，将所述加密仿射变换操作后的数据进行轮密钥加运算操作后输出作为加密结果；

所述第二轮密钥加模块还用于在第Nr轮运算时，将所述求逆运算结果进行轮密钥加运算操作后输出作为解密结果。

根据本发明的装置，所述第一选择器还用于通过轮运算的轮数控制选择将轮运算结果或者待加/解密数据输出至所述寄存器，若为第一轮则选择将待加/解密数据加载至所述寄存器，否则将所述轮运算结果缓存至所述寄存器。

根据本发明的装置，所述装置还包括密钥扩展单元，用于将初始密钥进行变换获取所述轮密钥加运算操作在每一轮运算使用的密钥。

本发明通过相同寄存器缓存待加/解密数据或者轮运算的结果，第一选择器控制选择将轮运算结果或者待加/解密数据输出至寄存器，加/解密轮运算单元对寄存器中的数据进行Nr轮加/解密轮运算，第二选择器通过加/解密控制信号控制选择输出加密轮运算结果或者解密轮运算结果至寄存器。通过把加密和解密运算放到一个模块内，并把加密和解密轮运算的结果使用相同的寄存器缓存，降低了芯片面积降低了功耗；同时，本发明通过改变S盒计算中和特定矩阵进行乘法运算的位置，减少了关键路径上选择门的使用，缩短了关键路径，提高了AES模块的运行速度。借此，本发明能够降低芯片面积及功耗，同时减少关键路径上选择门的使用，缩短了关键路径，提高了AES模块的运行速度。

优选的是，本发明使用相同的计算逆元的逻辑实现加密和解密S盒的计算，由于每轮运算需要使用16个S盒，并且S盒的面积很大，通过复用，降低了芯片的面积和功耗。

附图说明

图1是现有加密运算的结构示意图；

图2是现有加密S盒运算的结构示意图；

图3是现有解密运算的结构示意图；

图4是现有解密S盒运算的结构示意图；

图5是本发明一种选择门优化的AES加解密装置的结构示意图；

图6是本发明一种选择门优化的AES加解密方法的流程图；

图7是本发明中进行加/解密轮运算操作的流程图；

图8是本发明中选择轮运算输入数据的流程图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

图5示出了本发明一种选择门优化的AES加解密装置100，装置100包括：第一选择器10、寄存器20、加/解密轮运算单元30以及第二选择器40。

第一选择器10，控制选择将轮运算结果或者待加/解密数据(Initial-data)输出至寄存器20。具体的，第一选择器10通过轮运算的轮数(Initial-round)控制选择将轮运算结果或者待加/解密数据输出至寄存器20，若为第一轮则选择将待加/解密数据加载至寄存器20，否则将所述轮运算结果缓存至寄存器20。

寄存器20，用于缓存待加/解密数据或者轮运算的结果。

加/解密轮运算单元30，用于对寄存器20中的数据进行Nr轮加/解密轮运算，Nr由密钥长度确定。表1是Nr和密钥长度关系的一种实施例。

表1

密钥长度(比特)	128	192	256
				Nr	10	12	14

其中，每组数据的加/解密有Nr轮运算，第一轮运算开始时装载输入数据，第一轮运算的输出作为第二轮运算的输入，依次类推，直到完成Nr轮运算，输出加/解密结果。

加/解密轮运算单元30包括：求逆模块31、加密仿射变换模块32、加密列混合模块33、第一轮密钥加模块34、第二轮密钥加模块35、解密列混合模块36以及解密仿射变换模块37。求逆模块31，用于对寄存器20中的数据进行求逆运算操作，并输出两个相同的求逆运算结果。加密仿射变换模块32，用于对求逆运算结果进行加密仿射变换操作。加密列混合模块33，用于对加密仿射变换的结果进行加密列混合运算操作。第一轮密钥加模块34，用于对加密列混合模块33的加密列混合运算结果进行轮密钥加运算操作，并输出轮密钥加运算操作结果作为加密轮运算结果，轮密钥(Round-key)其由最初始的密钥变换而来，最初的密钥来自用户的输入，轮密钥用于轮密钥加运算操作。第二轮密钥加模块35，用于对另一个求逆运算结果进行轮密钥加运算操作。解密列混合模块36，用于对第二轮密钥加模块35输出的轮密钥加运算结果进行解密列混合运算操作。解密仿射变换模块37，用于对解密列混合运算结果进行解密仿射变换操作，并输出解密仿射变换操作结果作为解密轮运算结果。在加/解密轮运算单元30中，将加密和解密的求逆模块31进行复用，求逆模块31用于加密S盒运算中的求逆元运算，也可用于解密S盒运算中的求逆元运算。使用相同的计算逆元的逻辑实现加密和解密S盒的计算，由于每轮运算需要使用16个S盒，并且S盒的面积很大，通过复用降低了芯片的面积和功耗，从而实现了S盒的复用，降低了芯片面积以及功耗。同时，通过改变S盒计算中和特定矩阵进行乘法运算的位置，减少了关键路径上选择门的使用，缩短了关键路径，提高了AES模块的运行速度。

第二选择器40，用于通过加/解密控制信号(Encrypt)控制选择输出加密轮运算结果或者解密轮运算结果至寄存器20。

优选的是，装置100还包括第三轮密钥加模块50，用于在第Nr轮运算时，将加密仿射变换操作后的数据进行轮密钥加运算操作后输出作为加密结果(Data-out-enc)；同时，第二轮密钥加模块35还用于在第Nr轮运算时，将求逆运算结果进行轮密钥加运算操作后输出作为解密结果(Data-out-dec)。其中，在解密的轮运算过程中，由于将求逆模块31的求逆操作结果首先进行轮密钥加运算，再进行解密列混合运算，因此可以将解密轮运算中的轮密钥加运算和解密输出的轮密钥加运算进行复用，通过一个轮密钥加模块实现即可。在加密的轮运算过程中，将求逆模块31的求逆操作结果首先进行加密仿射变换、加密列混合运算，再进行轮密钥加运算，所以无法对轮密钥加运算进行复用。

优选的是，装置100还包括密钥扩展单元，用于将初始密钥进行变换获取轮密钥加运算操作在每一轮运算使用的密钥。在每一轮的轮运算所使用的密钥都不相同，称为轮密钥，其由最初始的密钥变换而来，最初的密钥来自用户的输入。轮密钥用于轮密钥加运算操作。

根据本发明的一个实施例，在加密过程中，待加密数据(Initial-data)从第一选择器10的输入端输入，轮运算的轮数(Initial-round)为1，第一选择器10根据轮运算的轮数(Initial-round)选择将待加密数据加载到寄存器20；寄存器20将数据发送到求逆模块31，求逆模块31对寄存器20发来的数据进行有限域的求逆元运算；加密仿射变换模块32对求逆元运算结果逆元和一个固定矩阵进行相乘运算，加密列混合模块33对加密仿射变换结果进行加密混列变换，并将混列变换结果输出到第一轮密钥加模块34与轮密钥矩阵(Round-key)相加作为当前一轮的加密轮运算的结果；第二选择器40根据加/解密控制信号(此时加/解密控制信号为加密控制信号)选择将加密轮运算的结果发送到第一选择器10，第一选择器10将第二选择器40发来的加密轮运算结果缓存至寄存器20开始下一轮的轮运算，依次类推，直到完成Nr轮运算。在Nr轮运算时，第三轮密钥加模块50将加密仿射变换模块32的输出进行轮密钥加运算操作后输出作为加密结果(Data-out-enc)。

根据本发明的另一实施例，在解密过程中，待解密数据(Initial-data)从第一选择器10的输入端输入，轮运算的轮数(Initial-round)为1，第一选择器10根据轮运算的轮数(Initial-round)选择将待解密数据加载到寄存器20；寄存器20将数据发送到求逆模块31，求逆模块31对寄存器20发来的数据进行有限域的求逆元运算；第二轮密钥加模块35将逆元与轮密钥矩阵(Round-key)相加后输出结果到解密列混合模块36，解密列混合模块36将数据进行解密混列变换后发送到解密仿射变换模块37，解密仿射变换模块37对解密列混合模块36发来的数据和一个固定矩阵进行相乘运算后输出结果作为当前一轮解密轮运算的结果；第二选择器40根据加/解密控制信号(此时加/解密控制信号为解密控制信号)选择将解密轮运算的结果发送到第一选择器10，第一选择器10将第二选择器40发来的解密轮运算结果缓存至寄存器20开始下一轮的轮运算，依次类推，直到完成Nr轮运算。在Nr轮运算时，第二轮密钥加模块35将求逆模块31的输出进行轮密钥加运算操作后输出作为解密结果(Data-out-dec)。

图6是本发明一种选择门优化的AES加解密方法的流程图，其通过如图5所示的装置实现，该流程包括：

步骤S601，控制选择将轮运算结果或者待加/解密数据输出至寄存器。

步骤S602，对寄存器中的数据进行Nr轮加/解密轮运算，Nr由密钥长度确定。

步骤S603，通过加/解密控制信号控制选择输出加密轮运算结果或者解密轮运算结果至寄存器。

优选的是，该方法还包括：将初始密钥进行变换获取所述轮密钥加运算操作在每一轮运算使用的密钥。本步骤通过密钥扩展单元实现。

图7是本发明中进行加/解密轮运算操作的流程图，其通过加/解密轮运算单元30实现，该流程包括：

步骤S701，对寄存器中的数据进行求逆运算操作，并输出两个相同的求逆运算结果。

步骤S702，对其中一个求逆运算结果依次进行加密仿射变换操作、加密列混合运算操作以及轮密钥加运算操作，并输出操作结果作为加密轮运算结果。

步骤S703，对另一个求逆运算结果依次进行轮密钥加运算操作、解密列混合运算操作以及解密仿射变换操作，并输出操作结果作为解密轮运算结果。

优选的是，加/解密轮运算操作还包括：在第Nr轮运算时，将求逆运算结果进行轮密钥加运算操作后输出作为解密结果，在第Nr轮运算时，将所述加密仿射变换操作后的数据进行轮密钥加运算操作后输出作为加密结果。

图8是本发明中选择轮运算输入数据的流程图，其通过第一选择器10实现，该流程包括：

步骤S801，通过轮运算的轮数控制选择将轮运算结果或者待加/解密数据输出至所述寄存器；

步骤S802，若为第一轮则选择将待加/解密数据加载至寄存器，否则将轮运算结果缓存至寄存器。

综上所述，本发明通过相同寄存器缓存待加/解密数据或者轮运算的结果，第一选择器控制选择将轮运算结果或者待加/解密数据输出至寄存器，加/解密轮运算单元对寄存器中的数据进行Nr轮加/解密轮运算，第二选择器通过加/解密控制信号控制选择输出加密轮运算结果或者解密轮运算结果至寄存器。通过把加密和解密运算放到一个模块内，并把加密和解密轮运算的结果使用相同的寄存器缓存，降低了芯片面积降低了功耗；同时，本发明通过改变S盒计算中和特定矩阵进行乘法运算的位置，减少了关键路径上选择门的使用，缩短了关键路径，提高了AES模块的运行速度。借此，本发明能够降低芯片面积及功耗，同时减少关键路径上选择门的使用，缩短了关键路径，提高了AES模块的运行速度。优选的是，本发明使用相同的计算逆元的逻辑实现加密和解密S盒的计算，由于每轮运算需要使用16个S盒，并且S盒的面积很大，通过复用，降低了芯片的面积和功耗。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims

1.一种选择门优化的AES加解密装置，其特征在于，包括：

寄存器，用于缓存待加/解密数据或者轮运算的结果；

第二选择器，用于通过加/解密控制信号控制选择输出加密轮运算结果或者解密轮运算结果至寄存器；

其中：

所述加/解密轮运算单元包括：

2.根据权利要求1所述的装置，其特征在于，所述装置还包括第三轮密钥加模块，用于在第Nr轮运算时，将所述加密仿射变换操作后的数据进行轮密钥加运算操作后输出作为加密结果；

3.根据权利要求1所述的装置，其特征在于，所述第一选择器还用于通过轮运算的轮数控制选择将轮运算结果或者待加/解密数据输出至所述寄存器，若为第一轮则选择将待加/解密数据加载至所述寄存器，否则将所述轮运算结果缓存至所述寄存器。

4.根据权利要求1所述的装置，其特征在于，所述装置还包括密钥扩展单元，用于将初始密钥进行变换获取所述轮密钥加运算操作在每一轮运算使用的密钥。