CN101561791B - 一种帧宽度可扩展的同步串行接口装置 - Google Patents

Abstract

本发明公开了一种帧宽度可扩展的同步串行接口装置，包括：寄存器组单元，与处理器总线接口单元连接；处理器总线接口单元，与外围处理器总线连接；发送接收控制单元；发送缓冲区单元，与寄存器组单元、发送接收控制单元分别连接；及接收缓冲区单元，与寄存器组单元、发送接收控制单元分别连接；所述发送接收控制单元包括发送接收配置电路和扩展帧协议电路，发送接收配置电路用于对扩展帧协议电路进行配置；扩展帧协议电路自定义可扩展的帧格式，用于实现帧宽度最大可扩展达n比特位，其中n是大于16的自然数。本发明可以提供帧格式宽度范围更大的可调整特性，使得设计的SOC芯片可以跟更多的外围芯片连接，可以实现成本更低、质量更好的整机产品。

Description

一种帧宽度可扩展的同步串行接口装置

技术领域

本发明属于同步串行接口装置领域，具体涉及一种在视频处理芯片(SOC)、消费类芯片中广泛使用的、具备通用CPU接口或者AMBA APB总线接口的帧宽度可扩展的同步串行接口装置。

背景技术

随着SOC技术以及消费类电子设备的爆发式发展，越来越多的芯片都设计有同步串行接口，目的是为了提供一种低速成本低，管脚少的连接方式，实现多种芯片或者设备的互联。如SOC利用同步串行接口对外围EEPROM芯片或者IF芯片进行配置，便携式音频设备用同步串行接口进行音频数据的传输等等。目前，这些应用主要都是使用以下几种同步串行传输协议，包括Motorola的SPI，TI的SSI，及National的Microware和Philips的I2S等，不同标准之间有很多细节上的差异，如接口信号线上和信号时序上的差异等。不过，无论何种标准，同步串行口的大致功能和特性并无变化。

同步串行口通信的双方都需要一个同步时钟，提供时钟的一方称为通信中的Master(主控器)，另外一方则称为Slave(从控器)。数据传输是串行的，且发送和接收两个方向分开独立，因此可支持全双工的通信。除了时钟线和数据线外，还需要同步和控制通信双方收发数据的帧同步信号，同步串行口的数据收发是以帧(或字符)为单位进行的。在上述几个标准协议中，各个标准的的帧特性都存在一些差异，如Motorola的SPI帧格式为4至16比特的宽度范围，而且有SPO(时钟极性)、SPH(时钟相位)的区别；TI的SSI帧格式为4至16比特，没有其它限制；National的Microware帧格式则为采用一种称为Master-Slave信息传输技术方式，先由Master传输8比特控制字，然后由Slave返回4至16比特的帧数据；而Philips的I2S采用时分复用的方式传输音频数据，不存在固定一帧的概念。依据这些标准设计的装置，均无法满足更大范围的帧格式设置，无法满足新的设计需求，导致过往的设计存在缺陷。如图1所示，它是现有一种同步串行接口装置的示意图，包括处理器总线接口单元、寄存器组单元、发送缓冲区单元、接收缓冲区单元和发送接收控制单元，由于其帧格式最多满足4至16比特的宽度范围，因此无法满足更大范围的帧格式设置。为了解决这个问题，必须对原有产品或者设计进行改进。

发明内容

本发明的目的在于克服现有技术的不足，提供一种帧宽度可扩展的同步串行接口装置。该装置除了可以满足原有标准协议包括Motorola的SPI，TI的SSI，及National的Microware和Philips的I2S等要求之外，帧宽度可以根据需要进行更大范围的扩展，如32比特宽度、64比特宽度等等。

为解决上述技术问题，本发明是通过以下技术方案实现的：

一种帧宽度可扩展的同步串行接口装置，包括：

寄存器组单元，与处理器总线接口单元连接，用于实现数据传输并对数据传输进行控制；

处理器总线接口单元，与外围处理器总线连接，用于完成寄存器组单元的读写操作；

发送接收控制单元；

发送缓冲区单元，与寄存器组单元、发送接收控制单元分别连接，用于接收寄存器组单元的数据和命令，并根据发送接收控制单元的不同数据请求依次读取数据并发送给发送接收控制单元；及

接收缓冲区单元，与寄存器组单元、发送接收控制单元分别连接，用于接收发送接收控制单元的数据和命令，并将保存的数据和命令依次发送给寄存器组单元；

所述发送接收控制单元包括发送接收配置电路和扩展帧协议电路，发送接收配置电路用于对扩展帧协议电路进行配置；扩展帧协议电路用于实现兼容各标准协议的数据传输，并自定义可扩展的帧格式，用于实现帧宽度最大可扩展达n比特位，其中n是大于16的自然数。

所述扩展帧协议电路包括配置寄存器、可扩展帧组合控制电路、串并/并串转换电路和发送接收状态机，所述配置寄存器用于对可扩展帧组合控制电路、串并/并串转换电路和发送接收状态机的不同模式进行配置；所述可扩展帧组合控制电路用于对接收或者要发送的帧进行组合移位处理，其接收发送缓冲区单元的输出信号并发送信号给接收缓冲区单元；所述串并/并串转换电路用于接收数据的串并转换以及发送数据的并串转换，其分别与所述可扩展帧组合控制电路、发送接收状态机连接；所述发送接收状态机用于对串口接收与发送数据的控制，其接收所述串并/并串转换电路的输出信号，并发送信号给外围设备的串口。

进一步地，所述n是大于16且小于等于256的自然数。

所述发送接收配置电路主要由寄存器组成。

所述处理器总线接口单元是Motorola CPU接口、Intel CPU接口或AMBA总线标准的APB总线接口。

所述标准协议是Motorola的SPI，TI的SSI，及National的Microware和Philips的I2S等标准协议。

所述发送缓冲区单元、接收缓冲区单元含有数据缓冲区，用于提供先进先出的数据存储和发送。

本发明与现有技术相比具有以下有益效果：

本发明具有通用的CPU接口或者兼容AMBA总线标准的APB总线接口，除了实现常见的标准协议包括Motorola的SPI，TI的SSI，及National的Microware和Philips的I2S等的数据传输控制之外，还可以提供帧格式宽度范围更大的可调整特性，使得设计的SOC芯片可以跟更多的外围芯片连接，可以实现成本更低、质量更好的整机产品。

附图说明

图1是现有技术的同步串行接口装置示意图；

图2是本发明的帧宽度可扩展的同步串行接口装置的结构示意图；

图3是扩展帧协议电路的结构示意图；

图4是本发明实现的帧格式示意图；

图5是第二种实施例原理框架结构示意图。

具体实施方式

为了更好地理解本发明，下面结合附图和具体实施例对本发明作进一步地描述。

第一种实施例说明。

请参阅图2，本发明是基于AMBA总线APB接口或者Motorola CPU接口、/Intel CPU接口(以下简称为Motorola/Intel CPU接口)总线标准的同步串行接口装置，该装置为AMBAAPB总线或者的从属装置，所述装置包括处理器总线接口单元1、寄存器组单元2、发送缓冲区单元3、接收缓冲区单元4和发送接收控制单元5。其中，处理器总线接口单元1是Motorola/Intel CPU接口或AMBA总线标准的APB总线接口；发送接收控制单元5内包括发送接收配置电路501以及扩展帧协议电路502，扩展帧协议电路502除了实现兼容Motorola的SPI、TI的SSI，及National的Microware和Philips的I2S等标准协议的数据传输之外，还实现帧格式更大范围扩展的协议。扩展帧格式实现帧宽度最大可扩展达n比特位，这种基于AMBA APB或者Motorola/Intel CPU接口总线的从属装置，通过主控器配置寄存器方式，实现符合包括Motorola的SPI，TI的SSI，及National的Microware和Philips的I2S等，以及自定义的扩展帧格式协议。任何的对本装置的命令以及通过本装置传输的数据，均由总线接口与寄存器之间实现传输，然后再通过同步串行接口信号实现通讯。

寄存器组单元2的信号输入端分别接收来自处理器总线接口单元1、接收缓冲区单元4和发送接收控制单元5的数据和命令，其信号输出端与发送缓冲区单元相连，用于完成保存当前装置的配置，保存当前装置的状态，保存当前装置的发送数据，保存当前装置的接收数据的功能；寄存器组单元2利用寄存器值，对发送缓冲区单元3，接收缓冲区单元4和发送接收控制单元5分别进行控制。发送缓冲区单元3的信号输入端接收寄存器组单元2的数据和命令，并将所接收的数据和命令保存在其数据缓冲区中，其信号输出端与发送接收控制单元5相连，根据发送接收控制单元5的不同数据请求，从发送缓冲区单元3依次读取数据，直接发送给发送接收控制单元5，其中，发送缓冲区单元3提供先进先出的FIFO，深度为m个存储单元，可以最多同时保存m个发送数据，m可根据需要任意设定。接收缓冲区单元4的信号输入端接收发送接收控制单元5的数据和命令，并将所接收的数据和命令保存在其数据缓冲区中，其信号输出端与寄存器组单元2相连，将保存的数据和命令依次发送给寄存器组单元2，其中，接收数据缓冲区单元4提供深度为m个存储单元的先进先出FIFO，最多可以同时保存m个数据，寄存器组单元2还可以将寄存器里的数据和命令直接发送给发送接收控制单元5，同时，也可以接收来自于发送接收控制单元5的数据流。

发送接收控制单元5包括发送接收配置电路51和扩展帧协议电路52，发送接收配置电路51实现对扩展帧协议电路52进行配置，主要由寄存器组成；扩展帧协议电路52实现兼容包括Motorola的SPI，TI的SSI，及National的Microware和Philips的I2S等标准协议的数据传输，以及本发明的帧扩展协议后的数据传输，自定义可扩展的帧格式实现帧宽度最大可扩展达n比特位。请参阅图3，所述扩展帧协议电路52包括配置寄存器521、可扩展帧组合控制电路522、串并/并串转换电路523和发送接收状态机524。所述配置寄存器521用于对可扩展帧组合控制电路522、串并/并串转换电路523和发送接收状态机524的不同模式进行配置；可扩展帧组合控制电路522实现对接收或者要发送的帧进行组合移位处理，其输入信号与发送缓冲区单元3的输出信号相连，其输出信号与接收缓冲区单元4的输入信号相连；串并/并串转换电路523实现接收数据的串并转换以及发送数据的并串转换，其输入信号与可扩展帧组合控制电路522的输出信号相连，其输出信号与发送接收状态机524的输入信号相连；发送接收状态机524实现对串口接收与发送数据的控制，其输入信号与串并/并串转换电路523输出信号相连，其输出信号与外围设备的串口相连。

该装置中，发送接收控制单元5可根据寄存器组单元2的不同配置选择相应的电路，可将发送缓冲区单元3、接收缓冲区单元4的数据缓冲区内的数据转换为符合协议的方式发送出去，或将符合协议的数据接收后放入数据缓冲区内并将接收的数据和命令从数据缓冲区内依次读出，传送给寄存器组单元2。其中，本发明的基于AMBA APB或者Motorola/Intel CPU接口总线的同步串行接口装置与外围设备相连，通过发送接收控制单元5发送和接收数据信号，数据时钟信号和帧同步信号，其扩展帧协议电路52可自定义可扩展的帧格式，如图4所示，实现帧宽度最大可扩展达n比特位，n是大于16的自然数，用于实现数据帧可以从4至n比特可扩展，其中4至16比特仅为其子集，n的范围可设计为大于16且小于等于256。

第二种实施例说明。

本发明第二种实施例如图5所示，同步串口外围设备6如INTEGRANT公司的TV Tuner要求帧宽度为20比特，本发明的帧宽度可扩展的同步串行接口装置，作为某一款SOC芯片的一个同步串口模块，与图示中的作为SOC芯片的另外的模块AHB2APB桥7相连，由SOC芯片的一个模块ARM CPU 8通过AHB2APB桥7配置本发明中的所述寄存器组单元2，使本发明的帧宽度为20比特。

AHB2APB桥7与本发明的处理器总线接口单元1采用APB总线连接，数据总线宽度依据AMBA spec.协议标准采用32比特，实际有效数据为低20比特。处理器总线接口单元1与寄存器组单元2采用20比特数据总线连接，寄存器组单元2与发送缓冲区单元3采用20比特总线连接，发送缓冲区单元3中的存储单元采用20比特数据宽度，深度为16的FIFO，所述发送缓冲区单元3与发送接收控制单元5采用20比特数据总线连接；寄存器组单元2和接收缓冲区单元4采用20比特数据总线连接，接收缓冲区单元4中的存储单元采用20比特数据宽度，深度为16的FIFO，所述接收缓冲区单元4和发送接收控制单元5采用20比特数据总线连接。

本发明由于在发送接收控制单元中实现自定义可扩展帧格式的扩展帧协议电路，实现了数据帧格式可扩展至n比特位，n大于16的传输方式，并可以传输多种不同的传输协议数据，提高了芯片管脚资源的利用，达到了用最少的芯片管脚实现更多的功能的目的，并且可以使得目前市场上更多的应用芯片可以跟本发明的同步串口连接。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，应当指出，对于本领域的普通技术人员来说，凡是本发明的精神和原则之内所作的任何修改、等同替换或改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种帧宽度可扩展的同步串行接口装置，包括：寄存器组单元，与处理器总线接口单元连接，用于实现数据传输并对数据传输进行控制；处理器总线接口单元，与外围处理器总线连接，用于完成寄存器组单元的读写操作；发送接收控制单元；发送缓冲区单元，与寄存器组单元、发送接收控制单元分别连接，用于接收寄存器组单元的数据和命令，并根据发送接收控制单元的不同数据请求依次读取数据并发送给发送接收控制单元；及接收缓冲区单元，与寄存器组单元、发送接收控制单元分别连接，用于接收发送接收控制单元的数据和命令，并将保存的数据和命令依次发送给寄存器组单元；

其特征在于，所述发送接收控制单元包括发送接收配置电路和扩展帧协议电路，发送接收配置电路用于对扩展帧协议电路进行配置；扩展帧协议电路用于实现兼容各标准协议的数据传输，并自定义可扩展的帧格式，用于实现帧宽度最大可扩展达n比特位，其中n是大于16的自然数。

2.根据权利要求1所述的帧宽度可扩展的同步串行接口装置，其特征在于，所述扩展帧协议电路包括配置寄存器、可扩展帧组合控制电路、串并/并串转换电路和发送接收状态机，所述配置寄存器用于对可扩展帧组合控制电路、串并/并串转换电路和发送接收状态机的不同模式进行配置；所述可扩展帧组合控制电路用于对接收或者要发送的帧进行组合移位处理，其接收发送缓冲区单元的输出信号并发送信号给接收缓冲区单元；所述串并/并串转换电路用于接收数据的串并转换以及发送数据的并串转换，其分别与所述可扩展帧组合控制电路、发送接收状态机连接；所述发送接收状态机用于对串口接收与发送数据的控制，其接收所述串并/并串转换电路的输出信号，并发送信号给外围设备的串口。

3.根据权利要求1或2所述的帧宽度可扩展的同步串行接口装置，其特征在于，所述n是大于16且小于等于256的自然数。

4.根据权利要求3所述的帧宽度可扩展的同步串行接口装置，其特征在于，所述处理器总线接口单元是Motorola CPU接口、Intel CPU接口或AMBA总线标准的APB总线接口。

5.根据权利要求4所述的帧宽度可扩展的同步串行接口装置，其特征在于，所述发送缓冲区单元、接收缓冲区单元含有数据缓冲区，用于提供先进先出的数据存储和发送。

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