CN101554053A - 视频处理所共享的帧缓存 - Google Patents

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CN101554053A CNA2007800319706A CN200780031970A CN101554053A CN 101554053 A CN101554053 A CN 101554053A CN A2007800319706 A CNA2007800319706 A CN A2007800319706A CN 200780031970 A CN200780031970 A CN 200780031970A CN 101554053 A CN101554053 A CN 101554053A
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Abstract

本发明涉及一种用于耦合至单个共享存储器的集成电路芯片，其特征在于，以组合的方式包括：存储器存取模块；至少一个视频信号处理模块；以及帧速率转换器；其中所述存储器存取模块协调所述至少一个视频信号处理模块和所述帧速率转换器对所述单个共享存储器的存取。

Description

视频处理所共享的帧缓存
背景技术
包含有对应的音频信息的视频信息，是广泛使用的信息源，并正在一天天的日益普遍。不仅仅使用和/或传送的视频信息越来越多，而且随着视频传输所包含的信息越来越多，信息也更加复杂。伴随内容的增加，出现了对视频信息进行更快的处理并降低保护处理成本的需求。
现有的数字电视接收机使用多个集成电路芯片来处理视频信息。例如，一个芯片被用来提供后端处理，例如视频解码、音频处理、解交错、缩放等等，而另一个芯片被用来提供帧速率转换。后端处理芯片和帧速率转换器芯片使用分开的存储器，占用单独的空间并使用单独的存储器调用。后端处理器存储器可以存储还存储在帧速率转换器存储器内以供帧速率转换器使用的信息。
发明内容
总的来说，本发明的一个方面提供一种用于耦合至单个共享存储器的集成电路芯片，其以组合的方式包括存储器存取模块、至少一个视频信号处理模块、以及帧速率转换器，其中所述存储器存取模块协调所述至少一个视频信号处理模块和所述帧速率转换器对所述单个共享存储器的存取。
本发明的执行可提供以下特征中的一个或多个。所述至少一个视频信号处理模块以及所述帧速率转换器被配置成共享算法信息。所述至少一个视频信号处理模块将中间结果存储在所述单个共享存储器内，所述帧速率转换器使用所述单个共享存储器进一步处理该中间结果。所述至少一个视频信号处理模块包括视频解码器模块。所述至少一个视频信号处理模块包括解交错器(deinterlacer)。所述至少一个视频信号处理模块包括缩放器(scaler)。
总的来说，本发明的另一个方面提供一种数字电视接收机，包括存储器、单个集成电路芯片，所述单个集成电路芯片以组合的方式包括有存储器存取模块、至少一个视频信号处理模块、以及帧速率转换器，其中所述存储器存取模块协调所述至少一个视频信号处理模块和所述帧速率转换器对所述存储器的存取。
本发明的执行可提供以下特征中的一个或多个。所述至少一个视频信号处理模块以及所述帧速率转换器被配置成共享算法信息。所述至少一个视频信号处理模块将中间结果存储在所述存储器内，所述帧速率转换器使用所述存储器进一步处理该中间结果。所述至少一个视频信号处理模块包括视频解码器模块。所述至少一个视频信号处理模块包括解交错器(deinterlacer)。所述至少一个视频信号处理模块包括缩放器(scaler)。
总的来说，本发明的另一方面提供一种在接收机内处理视频信号的方法，所述方法包括：从单个集成电路芯片存取单个存储器以用于处理视频信号，所述处理视频信号包括信号的帧速率转换；以及协调视频信号的帧速率转换和解码、解交错、缩放视频信号三者中的至少一项对所述单个存储器的存取。
本发明的执行可提供以下特征中的一个或多个。所述方法进一步包括使用单个算法来处理所述视频信号以执行以下多项中的至少一部分：解码、解交错、缩放和帧速率转换。所述解交错包括将中间结果存储到所述单个存储器内，所述帧速率转换包括使用所述中间结果。所述解码包括将中间结果存储到所述单个存储器内，所述帧速率转换包括使用该中间结果。
本发明的各个方面可提供以下性能中的一项或多项。用于视频处理的电路板空间被缩减。视频处理电路的成本被降低。视频处理信息的冗余存储能得到减少。视频后端处理和帧速率转换电路可具有共享的功能/信息。本发明还提供了处理视频信息的技术。单个芯片可包含后端视频处理模块和帧速率转换器。单个芯片可使用单个存储器来存储用于后端处理和用于帧速率转换的信息。
本发明的各种优点、各个方面和创新特征，以及其中所示例的实施例的细节，将在以下的描述和附图中进行详细介绍。
附图说明
图1是包括发射机和接收机的视频系统的框图；
图2是图1所示的接收机的后端处理器和帧速率转换器的框图；
图3是使用图1所示的系统处理视频信号的流程图。
具体实施方式
本发明的各个实施例提供了使用单个共享存储器执行后端处理的技术。例如，通信系统包括有发送机和接收机。发送机用于向接收机发送信息，该信息由接收机接收。接收机包括预处理和后端处理。预处理用于将接收的信号处理成可在后端处理时使用的形式。预处理可包括使用调谐器来选择接收的信号的单个广播信道。后端处理包括使用几个处理模块、单个存储器以及由各个处理模块共享的存储器控制器。该存储器控制器接收来自该几个处理模块的读和写请求，并协调对该单个存储器的存取。其它各种实施例也落入本发明的范围。
参见图1，通信系统10包括发送机12和接收机14。系统10还包括合适的硬件、固件和/或软件(包括计算机可读的，优选计算机可执行的指令)，以执行本申请所描述的功能。发送机12可配置成地面或电缆信息提供者，例如有线电视提供商，但是其它的配置也是可能的。接收机14可配置成接收发送机12发送的信息的设备，例如高清电视(HDTV)或有线机顶盒或卫星机顶盒。发送机12和接收机14通过传输信道13链接。传输信道13是传播媒介例如电缆或大气。
发送机12可发送从服务提供商接收到的信息例如电视信号。发送机12优选包括有信息源16、编码器18和接口20。信息源16可以是(例如视频、音频信息和/或数据)信息源，例如照相机、因特网、视频游戏控制台和/或卫星馈送。编码器18连接到源16和接口20，可编码来自源16的信息。该编码器可以是各种类型的编码器，例如OFDM编码器、模拟编码器、数字编码器如MPEG2视频编码器或H.264编码器等等。编码器18可提供编码信息给接口20。接口20将编码器18提供的信息通过信道13发送给接收机14。接口20是例如地面发送机的天线，或电缆发送机的电缆接口等等。
信道13通常对发送机12发送的信号引入信号失真(例如，信号15由信道13转换成信号17)。例如，信号失真可能是由噪声(例如，静态的)、强度变化(衰减)、相移偏差、多普勒频率扩展、多普勒衰减、多路径延时等引起的。
接收机14可接收信息，例如由发送机12发送的信号(例如信号17)，并处理接收到的信息以提供预期格式的信息，例如视频、音频和/或数据。例如，接收机14可接收发送机12发送的OFDM信号(包含多个视频流，例如多个广播信道)，并处理该信号以便只有单个视频流以预期的格式输出以显示。接收机14优选包括有接口22、预处理器24、后端处理器模块26和单个共享存储器46。尽管图中仅示出了单个的接口22和单个的预处理器24，接收机13还可包括有多个接口/预处理器的组合(例如，接收多个视频信号，提供给后端处理器模块26)。尽管图中所示的单个共享存储器46与前端处理器模块26是单独分开的，该单个共享处理器46也可以是后端处理器模块26的一部分。
预处理器24为模块26准备输入信号。预处理器24的配置可依据发送机12发送的信号的类型而不同，或可以是通用的模块，用以接收各种类型的信号。例如，预处理器24可包括有调谐器(例如，用于卫星、地面或有线电视)、HDMI接口、DVI连接器等等。预处理器24用于接收包含多个视频流的有线电视馈送信号，并将该信号解调成单个视频流，其可依据用户输入(例如特定广播信道的选择)而不同。预处理器24还可执行其它预处理，例如天线分集处理和输入信号到中频信号的转换。
模块26用于处理预处理器24提供的信息以恢复出传输前由发送器12编码的原始信息(例如信号15)，并以合适的格式将该信息呈现为信号28(例如，用于进一步处理和显示)。参见图2，后端处理器模块26优选包括有解调处理器32、视频解码器34、音频处理模块36、解交错器38、缩放器40、帧速率转换器42和存储器控制器44。并且所述解调处理器32、视频解码器34、音频处理模块36、解交错器38、缩放器40、帧速率转换器42和存储器控制器44可以以各种配置方式耦合在一起。例如，解调处理器32和存储器控制器44可直接连接到视频解码器34、音频处理模块36、解交错器38、缩放器40和帧速率转换器42中的每一个。此外，存储器控制器44可直接耦合到该单个共享存储器46。模块26连接到该单个共享存储器46，以用于解调处理器32、视频解码器34、音频处理模块36、解交错器38、缩放器40、帧速率转换器42中的每个。
模块26内的器件可用来提供信号处理。解调处理器32解调预处理器24提供的信号。解码器34解码由编码器18编码的信号。例如，解码器34是OFDEM解码器、模拟解码器、数字解码器例如MPEG2视频解码器或H.264解码器等等。音频处理模块36处理由发送器12发送的音频信息(例如，环绕音效处理)。解交错器38可执行解交错处理，例如将交错式视频信号转换成非交错式视频信号。缩放器40可用于将从预处理器24接收的视频信号从一个大小缩放到另一大小(例如，800x600像素到1280x1024像素)。帧速率转换器42可例如将输入视频信号从一个帧速率转换成另一帧速率(例如，60帧每秒到120帧每秒)。
后端处理模块26在解调处理器32、视频解码器34、音频处理模块36、解交错器38、缩放器40、帧速率转换器42之间有效地共享该单个共享存储器46。模块26可经配置使得各部件在处理视频信号的过程中使用该单个共享存储器42。例如，在解调处理器32处理视频信号时，其可使用该单个共享存储器46作为缓存。模块26还可经配置使得各部件使用该单个共享存储器46来存储处理后的信息以由其它部件来使用。例如，解调处理器32完成视频信号的处理后，其存储生成的信号到该单个共享存储器46内，以由帧速率转换器42使用。这样的话，模块26内的各部件所使用的中间数据可使用单个共享存储器46来实现共享。
后端处理模块26还可在解调处理器32、视频解码器34、音频处理模块36、解交错器38、缩放器40、帧速率转换器42之间共享算法和/或信息。例如，后端处理模块26可共享由视频解码器34、解交错器38、和/或帧速率转换器42所使用的算法例如节奏检测算法(cadence detection algorithm)、运动信息、运动矢量、帧内和/或帧间的活动(例如静态帧序列、场景改变、噪声级、频率分布、亮度强度柱状图等等)。进一步的示例包括：
●解交错器38可检测视频信号内黑色边界的出现以界定出哪里是视频信号的活动区域(active region)。指示该活动区域的位置的信息可直接存储在该单个共享存储器46内，以由其它部件例如帧速率转换器42来使用(例如，从而帧速率转换器42仅仅对活动区域进行操作)。
●覆盖模块(overlay module)可在视频信号上叠加菜单，并将指示菜单在信号内叠加的位置的信息存储在该单个共享存储器46内。后端处理模块26内的其它部件使用存储在该单个共享存储器46内的该信息，可以不处理具有菜单叠加的区域。
●解交错器38和缩放器40可组合包含多个视频流的图像(例如，PiP、PoP、一个挨一个(side by side)等等)，并将与该多个视频流有关的信息存储在单个共享存储器46内。其它部件例如帧速率转换器42可使用存储在该单个共享存储器46内的信息来对多个视频流中的每一个提供独特的处理。
●解交错器38可执行节奏检测和下拉场移除(pulldown removal)，并将这两种处理有关的信息存储在单个共享存储器46内。帧速率转换器42可使用存储在单个共享存储器46内的节奏检测和下拉信息来执行去抖动(dejittering)处理。
后端处理模块26管理解调处理器32、视频解码器34、音频处理模块36、解交错器38、缩放器40、帧速率转换器42对单个共享存储器46的实时共享存取。存储器控制器44可充当存储器存取模块以将对单个共享存储器46的存取进行排序，并解决存储器存取请求间的冲突。存储器控制器44可通过交叉存取该单个共享存储器46来控制存取。例如，解码器34可使用该单个共享存储器46作为解码器缓存，解交错器38可将中间数据存储到该单个共享存储器46内，而帧速率转换器42可将帧存储到该单个共享存储器46内以便进一步的分析。存储器控制器可在提供对单个共享存储器46的访问以写和读合适的信息时进行协调。存储器控制器44所使用的存取优先级可以是变化的。例如，存储器控制器44可使用静态的优先级(例如每个部件被分配有指定的优先级)、先进先出方法、循环机制、和/或按需的方法(例如，优先访问被分配给需要信息最紧急的部件(例如以避免掉像素))。其它的优先级方法也是可行的。
工作中，参见图3并结合图1-2，使用系统10处理视频信号的流程110包括两个阶段。然而，流程110仅仅是示例，并非限制。流程110可通过例如增加阶段、改变、移除或重排来修改。
步骤112中，发送器12处理信息信号并发送处理后的信息信号给接收机14。发送机12接收来自信息源16的信息信号。编码器18接收来自信息源16的信息信号并使用例如OFDM、模拟编码、MPEG2、H.264等编码方法编码该信息信号。发送器12将由编码器18编码后的信号经由信道13发送给接收机14。
又在步骤112中，接收机14接收发送机12发送的信号，并执行预处理。接口22用于接收经由信道13发送的信号，并提供接收的信号给预处理器24。预处理器24解调发送器12提供的信号。预处理器24还提供其它的处理功能，例如天线分集处理和接收的信号到中频信号的转换。
步骤114中，后端处理模块26接收来自预处理器24的信号并使用单个共享存储器46执行后端处理。后端处理模块26使用解调处理器32、视频解码器34、音频处理模块36、解交错器38、缩放器40、帧速率转换器42来执行信号处理。例如，后端处理模块26对从预处理器24接收的信号执行解码、解交错、缩放和帧速率转换。存储器控制器44管理解调处理器32、视频解码器34、音频处理模块36、解交错器38、缩放器40、帧速率转换器42对该单个共享存储器46的读写访问。存储器控制器44使用优先级机制来确定解调处理器32、视频解码器34、音频处理模块36、解交错器38、缩放器40、帧速率转换器42访问该单个共享存储器46的顺序。例如，存储器控制器44给后端处理模块26内包含的每个部件分配访问优先级。存储器控制器44还可通过确定哪个部件最急着需要访问该单个共享存储器46来对访问请求进行排序。例如，若存储器控制器44有来自视频解码器34、解交错器38和帧速率转换器42的存储器访问请求没解决，存储器控制器44可确定哪个请求是最紧急的(例如，以避免像素被丢失)。
其它的各种实施例也位于本发明的范围内。例如，由于软件的特性，以上描述的功能可使用软件、硬件、固件、硬连接或其各种组合来实现。实现功能的各种特征还可在物理上位于各个位置，包括分布式的，从而使得功能的各部分在不同的物理位置实现。
此外，虽然以上的描述涉及本发明，但是该描述可包括不止一项的发明。

Claims (16)

1、一种用于耦合至单个共享存储器的集成电路芯片，其特征在于，以组合的方式包括：存储器存取模块；至少一个视频信号处理模块；以及帧速率转换器；其中所述存储器存取模块协调所述至少一个视频信号处理模块和所述帧速率转换器对所述单个共享存储器的存取。
2、根据权利要求1所述的芯片，其特征在于，所述至少一个视频信号处理模块以及所述帧速率转换器被配置成共享算法信息。
3、根据权利要求1所述的芯片，其特征在于，所述至少一个视频信号处理模块将中间结果存储在所述单个共享存储器内，所述帧速率转换器使用所述单个共享存储器进一步处理该中间结果。
4、根据权利要求1所述的芯片，其特征在于，所述至少一个视频信号处理模块包括视频解码器模块。
5、根据权利要求1所述的芯片，其特征在于，所述至少一个视频信号处理模块包括解交错器。
6、根据权利要求1所述的芯片，其特征在于，所述至少一个视频信号处理模块包括缩放器。
7、一种数字电视接收机，其特征在于，包括存储器、单个集成电路芯片，所述单个集成电路芯片以组合的方式包括有存储器存取模块、至少一个视频信号处理模块、以及帧速率转换器，其中所述存储器存取模块协调所述至少一个视频信号处理模块和所述帧速率转换器对所述存储器的存取。
8、根据权利要求7所述的接收机，其特征在于，所述至少一个视频信号处理模块以及所述帧速率转换器被配置成共享算法信息。
9、根据权利要求7所述的接收机，其特征在于，所述至少一个视频信号处理模块将中间结果存储在所述存储器内，所述帧速率转换器使用所述存储器进一步处理该中间结果。
10、根据权利要求7所述的接收机，其特征在于，所述至少一个视频信号处理模块包括视频解码器模块。
11、根据权利要求7所述的接收机，其特征在于，所述至少一个视频信号处理模块包括解交错器。
12、根据权利要求7所述的接收机，其特征在于，所述至少一个视频信号处理模块包括缩放器。
13、一种在接收机内处理视频信号的方法，其特征在于，所述方法包括：
从单个集成电路芯片存取单个存储器以用于处理视频信号，所述处理视频信号包括信号的帧速率转换；以及
协调视频信号的帧速率转换和解码、解交错、缩放视频信号三者中的至少一项对所述单个存储器的存取。
14、根据权利要求13所述的方法，其特征在于，所述方法进一步包括使用单个算法来处理所述视频信号以执行以下多项中的至少一部分：解码、解交错、缩放和帧速率转换。
15、根据权利要求13所述的方法，其特征在于，所述解交错包括将中间结果存储到所述单个存储器内，所述帧速率转换包括使用所述中间结果。
16、根据权利要求13所述的方法，其特征在于，所述解码包括将中间结果存储到所述单个存储器内，所述帧速率转换包括使用该中间结果。
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