CN101517901A - 可编程连续相位调制(cpm)解码器和相关方法 - Google Patents

可编程连续相位调制(cpm)解码器和相关方法 Download PDF

Info

Publication number
CN101517901A
CN101517901A CNA2007800339485A CN200780033948A CN101517901A CN 101517901 A CN101517901 A CN 101517901A CN A2007800339485 A CNA2007800339485 A CN A2007800339485A CN 200780033948 A CN200780033948 A CN 200780033948A CN 101517901 A CN101517901 A CN 101517901A
Authority
CN
China
Prior art keywords
trellis
decoder
state
programmable
cpm
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007800339485A
Other languages
English (en)
Inventor
J·A·诺里斯
约翰·维斯雷·尼托
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Harris Corp
Harrier Inc
Original Assignee
Harrier Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Harrier Inc filed Critical Harrier Inc
Publication of CN101517901A publication Critical patent/CN101517901A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H04L1/0054—Maximum-likelihood or sequential decoding, e.g. Viterbi, Fano, ZJ algorithms
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6508—Flexibility, adaptability, parametrability and configurability of the implementation
    • H03M13/6516—Support of multiple code parameters, e.g. generalized Reed-Solomon decoder for a variety of generator polynomials or Galois fields
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03178—Arrangements involving sequence estimation techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Artificial Intelligence (AREA)
  • Mathematical Physics (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Stored Programmes (AREA)

Abstract

诸如最大似然序列估计(MLSE)解码器(例如，维特比解码器)之类的可编程解码器可以包括用于多个可编程网格参数的编程输入端和与编程输入端连接并且实现包括根据多个可编程网格参数定义的至少一个网格结构的连续相位调制(CPM)解码器的诸如FPGA之类的可编程器件。多个可编程网格参数可以包括网格结构的数量、每个网格结构的网格状态的数量和每个网格状态的分支的数量。此外，网格结构可以包括反向状态网格结构。

Description

可编程连续相位调制(CPM)解码器和相关方法
技术领域
本发明涉及数字通信领域，尤其涉及网格(trellis)解码和相关方法。
背景技术
新一代UHF卫星通信标准(MIL-STD-188-181C、MIL-STD-188-182B和MIL-STD-188-183B)需要(多达)54个不同的调制解调器同时驻留在SATCOM(卫星通信)终端中。这些标准包括旨在将现有卫星通信吞吐量增加一倍的DAMA/IW(按需分配多址接入/综合波形)通信标准。为DAMA/IW标准设计调制解调器需要组合调制解调器的子功能以降低软件复杂性以及缩短开发和综合时间的新技术。的确，各种卫星通信系统都存在有限的程序空间、CPU计算速度和电池功率。
在包括John G.Proakis的《Digital Communications》(《数字通信》)在内的大多数标准通信课本中详尽描述了前向纠错(FEC)和最大似然解码器(例如，维特比(Viterbi)算法)的使用。在诸如Anderson、Aulin和Sundberg的《Digital Phase Modulation》(《数字相位调制》)和John G.Proakis的《Digital Communications》(《数字通信》)的书籍中详细描述了连续相位调制。
在诸如蜂窝式PCS(个人通信系统)、计算机通信系统和SATCOM系统之类的数字通信系统中，由调制解调器将数字数据调制成要在通信信道上发送的信号。在发送给接收机或存储器件之前，通常对数据进行编码，以免使数据出现可能由存储介质中的缺陷或噪声通信信道引起的错误。编码器依照纠错码操纵数据符号，并且产生纠错符号或结构化冗余输出序列。当以后接收或检索到码字时，对其解码以再现数据符号，并且，如有可能，使用代码的纠错符号或结构化冗余来纠正数据符号中的错误。
对于如下讨论，将卷积码字定义成根据k个输入位的输入而生成的n个输出位(即，比率为k/n的代码)。解码使用卷积码编码的码字的一种方法常被称为最大似然解码。一种最大似然解码器常被称为维特比解码器。概念上，维特比解码器使用具有用于每个可能的码字的分支和用于每个可能的码字流或序列的分支连接路径的解码网格。解码器基本上找到通过与接收的码字流“最接近”或最相似的网格的路径。然后，将这条“最有可能的”网格路径上的码字当作接收码字，并且对其分配数据值，以产生发送数据的最佳估计。
为了确定最有可能的路径，解码器为每个接收码字计算一组分支度量。分支度量是可能包含接收错误的发送码字实际上是与特定分支相对应的码字的可能性的数值表示。在一个这样的解码器中，分支度量是接收码字和与各个分支相关联的码字之间的汉明(Hamming)距离。
解码网格中的每条分支从代表与该分支相关联的码字被表述之前寄存器所处的状态的初始状态引出，引到代表该码字被表述之后寄存器所处的状态的最终状态。对于二进制码，存在与每个解码级相关联的2K-1个可能状态，其中K是代码的约束长度。例如，代码可以具有约束长度3，即，存在2个寄存器，因此，在每个解码级中存在4个可能的寄存器状态，即，00、01、10、11。对于比率为1/n的代码，存在两条从每个初始状态引出的可能分支，即，与0数据位相关联的分支和与1数据位相关联的分支。这些分支中的每一条必需引到不同的最终状态。因此，对于给定解码级中的2K-1个状态中的每一个，存在引到这些状态中的每一个的两条分支，并且每条分支可以代表发送码字。于是，为了解码码字，解码器必须为2K-1个可能的最终状态中的每一个确定两个分支度量，或者解码器必须确定总共2(2K-1)个分支度量。
一旦解码器计算出这些分支度量，便接着确定引到最终状态的各条路径的度量。于是，解码器将作为引到初始状态的分支之和的适当路径度量加入分支度量中。然后，解码器选择引到最终状态中的每一个最终状态的最有可能路径，并且存储路径度量和用于标识这些最有可能路径的信息供以后使用。这些最有可能路径也被称为“幸存路径”。解码器不保留与不太可能或非幸存路径有关的信息。这样，解码器从网格中“剪除”这些路径，从而为下一级解码消除一部分路径度量计算。
当已在网格路径中包括足够数量的码字时，从与最终状态相关联的幸存路径中选择最有可能码字路径。解码器选择与接收数据“最接近”的码字路径，即具有最小汉明距离度量的路径作为最有可能路径。然后，解码器解码最有可能路径上的码字，或沿着该路径“追溯”，以确定相关数据位。
维特比算法不仅用于解码卷积码，而且用于产生通过存在符号间干扰(ISI)的信道的发送序列的最大似然估计。维特比解码器分成三个功能部分。第一部分是用于计算路径度量的相加-比较-选择(ACS)单元。第二部分是用于幸存者存储器管理的幸存者存储器控制单元。用于存储幸存者序列的幸存者存储器是维特比解码器的第三部分。
连续相位调制(CPM)因其带宽效率和恒定包络特性而正应用在通信中。利用CPM，使调制信号相变平滑。例如，在二进制相移键控(BPSK)情况下，发送逻辑“1”作为调制信号的一相，而发送逻辑“0”作为相位剧变的180°移相。这种剧烈相变导致发送频谱变宽。在CPM情况下，发送信号的相位随调制数字信号的位进行平滑的相位改变。CPM的例子是最小频移键控(MSK)调制。
多h连续相位调制(multi-h CPM)本身是宽泛的一类调制波形。该类包括振幅不变但相位变化的信号。multi-h CPM通过以循环方式使用一组H调制指数而不同于单h(single-h)格式。这导致相邻相位网格路径的汇合延迟，并最终使得误差性能得到改善。multi-h CPM波形的详细描述包括在1986年纽约的全会出版社(Plenum Press，NewYork)出版的Anderson、Aulin和Sundberg著的书籍《Digital PhaseModulation》(《数字相位调制》)中。
Xilinx，Inc.of San Jose，California提供了具有可参数化约束长度、卷积码和追溯长度的FPGA(现场可编程门阵列)维特比解码器，如在来自Xilinx，Inc.的、2003年3月28日的数据表DS247(v1.0)中所述的。但是，这样的FPGA维特比解码器不可编程用于CPM信号。
在通信业中常使用前向纠错(FEC)码。用于FEC码的解调和解码的数字信号处理技术在现有技术中是众所周知的。但是，CPM(例如，multi-h CPM)和FEC码的使用的组合需要新的可编程解码器。在工业上需要可以用于解码例如卷积码、网格码调制波形、ISI信道、single-h CPM和multi-h CPM的通用网格解码器。
发明内容
因此，鉴于前述背景，本发明的目的是为CPM提供包括可编程网格参数的可编程解码器。
由诸如最大似然序列估计(MLSE)解码器(例如维特比解码器)之类的可编程解码器提供依照本发明的这个和其它目的、特征和优点，该MLSE解码器包括用于多个可编程网格参数的至少一个编程输入端和与该编程输入端连接并实现连续相位调制(CPM)解码器的可编程器件，该可编程器件包括根据多个可编程网格参数定义的至少一个网格结构。
该可编程器件可以包括现场可编程门阵列(FPGA)，并且CPM可以是multi-h CPM。多个可编程网格参数可以包括网格结构的数量、每个网格结构的网格状态的数量以及每个网格状态的分支的数量。此外，网格结构可以包括反向状态网格结构。
输出端可以与该可编程器件连接，用于输出每个输出多个位的解码位和最佳路径的所有解码位的全追溯，用于输出最佳路径度量和最差路径度量之间的差，和/或用于输出当前最佳路径的获胜状态。
本发明的方法方面针对一种实现连续相位调制(CPM)解码器的方法，其可以包括提供用于实现连续相位调制(CPM)解码器并包括根据多个可编程网格参数定义的至少一个网格结构的可编程器件(诸如FPGA)。该方法可以进一步包括通过至少一个编程输入端来编程多个可编程网格参数。
CPM可以包括multi-h CPM，编程多个可编程网格参数可以包括编程网格结构的数量、编程每个网格结构的网格状态的数量和编程每个网格状态的分支的数量。该方法可以包括提供与可编程器件连接的至少一个输出端，用于输出每个输出多个位的解码位和最佳路径的所有解码位的全追溯、最佳路径度量和最差路径度量之间的差、和/或当前最佳路径的获胜状态。
附图说明
图1是包括依照本发明的可编程网格解码器的接收机的方块图。
图2是图1的接收机中的可编程网格解码器的更详细方块图。
图3是例示实现本发明的可编程网格解码器的方法中的步骤的流程图。
具体实施方式
在下文中，将参照示出本发明优选实施例的附图更全面地描述本发明。但是，本发明可以以许多不同形式具体化，而不应该理解为局限于本文给出的实施例。相反，提供这些实施例是为了使本公开变得详尽和完整，和全面地向本领域普通技术人员表达本发明的范围。相同的附图标记通篇表示相同的元件，带撇的符号用于指示可替代实施例中的相似元件。
首先参照图1和2，描述包括通用可编程网格解码器(30)(例如，连续相位调制(CPM)可编程解码器)的诸如UHF卫星通信接收机之类的数据通信接收机10的实施例。在通信信道12上发送的编码和调制信号被接收机10接收。解调器20处理到来信号，然后将基带解调信号发送到可编程网格解码器30。可编程网格解码器30处理该信号，然后在信道14上将解码数据和其它相关信息发送到目的地。接收机的部件，例如，解调器20和可编程网格解码器30由处理器50控制。
诸如最大似然序列估计(MLSE)解码器(例如，维特比解码器)之类的可编程网格解码器30包括用于多个可编程网格参数的至少一个编程输入端34、36。多个可编程网格参数最好包括网格阶段的网格连通性信息、每个网格阶段的活动和非活动状态、网格分支转换数据值和网格分支转换的度量指数，并且可以包括网格结构的数量、每个网格结构的网格状态的数量和每个网格状态的分支的数量。此外，网格结构可以包括反向状态网格结构和/或前向状态网格结构。
正如本领域的普通技术人员所了解的那样，可编程最大似然解码器通常包括用于接收一系列卷积编码位并根据与网格状态图的每个分支相关联的分支度量来计算路径度量和输出序列的相加-比较-选择(ACS)单元、用于存储输出序列的幸存者存储器、和用于控制幸存者存储器和输出所存储的输出序列的解码位的幸存者存储器控制单元。
可编程器件32与编程输入端连接并且实现具有根据多个可编程网格参数定义的至少一个网格结构的可编程网格解码器(例如，连续相位调制(CPM)解码器)。可编程器件32例如可以包含现场可编程门阵列(FPGA)。
FPGA是包含可编程逻辑部件和可编程互连的半导体器件。可编程逻辑部件可以编程成复制基本逻辑门(诸如AND、OR、XOR、NOT之类)的功能性或者诸如解码器或简单数学函数的更复杂组合功能。在大多数FPGA中，这些可编程逻辑部件(或逻辑块)还包括可以是简单触发器或存储器的更完整块的存储元件。
可编程互连的分层结构使FPGA的逻辑块可以如系统设计人员需要的那样互连，有点像单片可编程试验电路板。这些逻辑块和互连可以由客户/设计人员在制造过程之后编程(即，“现场可编程”)，以便需要什么逻辑功能，FPGA就可以执行什么逻辑功能。
FPGA一般慢于其专用集成电路(ASIC)对应物，不能复杂地处置设计，并且消耗更多的功率。但是，它们具有诸如上市时间较短、能够现场重新编程以改正程序错误和非经常性工程成本较低等几方面优点。另一备选是复杂可编程逻辑器件(CPLD)。
为了限定FPGA的行为，用户提供硬件描述语言(HDL)或原理设计。常用HDL是VHDL和Verilog。然后，利用电子设计自动化工具来生成技术映射网表。然后，可以利用通常由布局和布线软件执行的被称为布局和布线的进程，使网表适合实际的FPGA构造。用户将通过时序分析、仿真和其它验证方法学来确认映射、布局和布线结果。一旦完成了设计和确认进程，就使用生成的二进制文件来(重新)配置FPGA器件。可以通过控制输入块34来存储这样的二进制文件和/或将其输入到可编程器件32中。
举例来说，可编程网格解码器30可以实现CPM，最好可以实现multi-h CPM。利用CPM，发送信号的相位随调制数字信号的位进行平滑相变。CPM的例子是最小频移键控(MSK)调制。多h连续相位调制(multi-h CPM)本身是宽泛的一类调制波形。该类包括振幅不变但相位变化的信号。multi-h CPM通过以循环方式使用一组H调制指数而区别于单h格式。这导致相邻相位网格路径的汇合延迟，并最终使误差性能得到改善。
可编程器件32的一个或多个输出端38、40、42是为了输出每个输出多个位的解码位和最佳路径的所有解码位的全追溯、为了输出最佳路径度量和最差路径度量之间的差、和/或为了输出当前最佳路径的获胜状态而配备的。
通用可编程网格解码器30提供了解码器中的适当结构和灵活性，以处理上述所有的网格方案。每个网格阶段的活动和非活动状态可以通过具有开始状态和状态之间的δ增量或活动/非活动标志来实现。由于可能存在在当前活动状态和下一个活动状态之间不存在好的δ增量的情况，所以活动/非活动标志提供了更大的灵活性。可以为每个网格阶段提供不同的开始状态，以避免额外计算，但活动/非活动状态也在这里起作用。要用作分支度量的度量由用户根据所需网格阶段、节点标识和分支连接来提供。只有用于活动状态的度量才需要计算。在相加/比较/选择点处，针对每个网格阶段，通过反向查找表，包括不同的一组分支连接。
举阶段0的例子来说(如果网格具有16个状态，那么对于每个网格阶段，将存在16个状态)。重复结构可以是4个网格阶段那么长，并且对于每个阶段，将存在活动和非活动阶段以及反向查找表。multi-h CPM需要这种结构，但是通过简单改变网格反向查找表的连通性和活动/非活动状态的选择，可以将这同一种结构用于不太复杂的网格方案。因此，该方法导致这样的通用网格解码器：可以处理比当前可用的简单卷积/TCM解码器更多得多的网格方案。
举例来说，可以利用通用可编程网格解码器30来解调multi-hCPM波形。multi-h意味着每个CPM符号具有不同的调制指数h。对于2h的情况，存在每隔一个符号改变的两个不同h值。例如，对于二进制CPM，h0＝4/16和h1＝5/16。偶数符号使用调制指数h0，而奇数符号使用调制指数h1。对于h0＝4/16，网格向后连通性如下(数据0＝负频率(即，数据＝-1)；数据1＝正频率)：
格式：状态号：前一个数据＝0前一个数据＝1
状态0：4 12
状态1：5 13
状态2：6 14
状态3：7 15
状态4：8 0
状态5：9 1
状态6：10 2
状态7：11 3
状态8：12 4
状态9：13 5
状态10：14 6
状态11：15 7
状态12：0 8
状态13：1 9
状态14：2 10
状态15：3 11
对于h1＝5/16，网格向后连通性如下：
状态0：5 11
状态1：6 12
状态2：7 13
状态3：8 14
状态4：9 15
状态5：10 0
状态6：11 1
状态7：12 2
状态8：13 3
状态9：14 4
状态10：15 5
状态11：0 6
状态12：1 7
状态13：2 8
状态14：3 9
状态15：4 10
分析符号(阶段)1，2，...，8的网格结构：
格式：H#开始状态δ状态
阶段1 H0 0 2
阶段2 H1 0 2
阶段3 H0 1 2
阶段4 H1 1 2
阶段5 H0 0 2
阶段6 H1 0 2
阶段7 H0 1 2
阶段8 H1 1 2
为了解码阶段1，从状态0开始，并且对于下一个状态，将状态加2(即，只有偶数状态活动)。对于阶段2，再次只解码偶数状态。对于阶段3，只解码奇数状态，而对于阶段4，只解码奇数状态，然后模式重复。
这就是为什么通用可编程网格解码器30提供具有活动状态和非活动状态(对于大多数的一般情况)或开始状态和δ状态(作为可替代实施例)的能力的原因。此外，可能需要向后网格结构来恰当地解码CPM。
因此，现在总结通用可编程网格解码器30用于解调波形之前的初始化处理。网格结构包括：阶段N；网格连通性；活动/非活动状态；引起转换的数据值(即，分支转换数据值)；和用于给定网格分支转换的度量指数。
首先，分析(例如，CPM等的)网格结构以确定活动/非活动状态和连通性。在模式重复之前为与所需一样多的网格阶段(通常，对于卷积码仅一个阶段，对于1h CPM是两个阶段，而对于上面的2hCPM的例子是四个阶段)将连通性信息写入解码器中。为网格解码器的每个网格阶段写入活动/非活动状态(或开始状态和δ状态)(在模式重复之前)。将引起网格分支转换的数据值写入网格解码器结构中。将用于网格分支转换的度量指数写入网格解码器中。
例子：网格分支结构阶段0。向后网格结构包括：利用分支度量指数0经由0位从状态4到状态0；利用分支度量指数1经由1位从状态12到状态0；利用分支度量指数2经由0位从状态5到状态1；利用分支度量指数3经由1位从状态13到状态1等。
开始解调数据：将分支度量阵列写入网格解码器中(这将供使用度量指数的解码器使用)；为每个活动状态执行相加/比较/选择功能；执行追溯功能以提取解码信息；以及将输出数据提供给用户。
本发明的方法方面针对实现通用可编程网格解码器30(诸如连续相位调制(CPM)解码器之类)的方法，并且将参照图3的流程图加以讨论。该方法从方块100开始，在方块102中包括，提供实现可编程网格解码器30并且包括根据多个可编程网格参数定义的至少一个网格结构的可编程器件32(诸如FPGA)，多个可编程网格参数最好包括网格阶段的网格连通性信息、每个网格阶段的活动和非活动状态、网格分支转换数据值和网格分支转换的度量指数。该方法进一步包括通过至少一个编程输入端来编程多个可编程网格参数(方块104)。
如上所述，编程多个可编程网格参数可以包括编程网格结构的数量、编程每个网格结构的网格状态的数量和编程每个网格状态的分支的数量。该方法可以包括，在方块106中，提供与可编程器件32连接的至少一个输出端，用于输出每个输出多个位的解码位和最佳路径的所有解码位的全追溯、最佳路径度量和最差路径度量之间的差和/或当前最佳路径的获胜状态。
为了满足各种要求，人们设计出了可编程并且将支持利用任何FEC码的CPM、SOQPSK、BPSK和QPSK解调的基于FPGA的最大似然解码器。其被设计成支持binary-h、4-ary、CPM。输入可编程性包括每个网格中的状态数量、每个状态的分支数量、网格结构的数量(Multi-h CPM具有两种不同网格)以及将每个状态与以前状态和伴随分支到当前状态的符号的数据位的列表相联系的反向状态网格结构本身。解码器的输出包括每个输出多个位的解码位和那条路径的所有解码位的全追溯、最佳路径度量和最差路径度量之间的差以及当前最佳路径的获胜状态。注意，通过利用前向状态网格结构而不是反向状态网格结构，可以创造出稍更复杂但等效的器件。而且，可以只提供感兴趣的位(即，位于离开(最老最可靠位)追溯深度的位)，而不是解码位的全追溯。
应该注意到，对于卷积码，通过来自编码器的位数来确定分支度量。例如，对于比率为1/2的代码，只存在4个度量(22)(与网格状态的数量无关)。对于CPM，由于穿过网格的每条路径将是唯一的CPM波形，所以度量的数量大得多。通过具有与每个网格分支路径度量相关联的指数，可以涵盖这两种情况(以及诸如TCM和ISI信道之类的其它情况)。
全追溯是附加特征，不是必须的。通过具有全追溯，解码器输出的较新数据可以用于相位跟踪和/或符号定时环路(延迟较小)，而将解码器输出的最老位用于数据(数据越老，即，追溯越深，数据就越可靠，但延迟较大)。载波跟踪和符号定时环路不想具有长延迟，因此使用延迟较小的位。但是，即使将延迟较小的位用于跟踪环路，也可以从网格的某种编码增益中获得好处(当与无延迟判决用于跟踪环路相比时)。

Claims (10)

1.一种可编程解码器，包含：
用于多个可编程网格参数的至少一个编程输入端；和
与所述至少一个编程输入端连接并实现连续相位调制(CPM)解码器的可编程器件，所述可编程器件包括根据多个可编程网格参数定义的至少一个网格结构。
2.按照权利要求1所述的可编程解码器，其中，所述可编程器件包含现场可编程门阵列(FPGA)。
3.按照权利要求1所述的可编程解码器，其中，CPM包含multi-hCPM。
4.按照权利要求1所述的可编程解码器，其中，所述多个可编程网格参数包括：
网格结构的数量；
每个网格结构的网格状态的数量；和
每个网格状态的分支的数量。
5.按照权利要求1所述的可编程解码器，其中，至少一个网格结构包括至少一个反向状态网格结构。
6.一种实现连续相位调制(CPM)解码器的方法，该方法包括：
提供实现连续相位调制(CPM)解码器并包括根据多个可编程网格参数定义的至少一个网格结构的可编程器件；和
借助于与所述可编程器件连接的至少一个编程输入端，编程所述多个可编程网格参数。
7.按照权利要求6所述的方法，其中，提供可编程器件包括提供现场可编程门阵列(FPGA)。
8.按照权利要求6所述的方法，其中，CPM包括multi-h CPM。
9.按照权利要求6所述的方法，其中，编程多个可编程网格参数包括：
编程网格结构的数量；
编程每个网格结构的网格状态的数量；和
编程每个网格状态的分支的数量。
10.按照权利要求6所述的方法，进一步包括提供与可编程器件连接的至少一个输出端，用于输出下述中的至少之一：
每个输出多个位的解码位；
最佳路径的所有解码位的全追溯；
最佳路径度量和最差路径度量之间的差；和
当前最佳路径的获胜状态。
CNA2007800339485A 2006-09-13 2007-09-12 可编程连续相位调制(cpm)解码器和相关方法 Pending CN101517901A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/531,447 US7676736B2 (en) 2006-09-13 2006-09-13 Programmable continuous phase modulation (CPM) decoder and associated methods
US11/531,447 2006-09-13

Publications (1)

Publication Number Publication Date
CN101517901A true CN101517901A (zh) 2009-08-26

Family

ID=39184542

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2007800339485A Pending CN101517901A (zh) 2006-09-13 2007-09-12 可编程连续相位调制(cpm)解码器和相关方法

Country Status (7)

Country Link
US (1) US7676736B2 (zh)
EP (1) EP2074697A2 (zh)
JP (1) JP2010503350A (zh)
CN (1) CN101517901A (zh)
CA (1) CA2663290A1 (zh)
IL (1) IL197247A0 (zh)
WO (1) WO2008033906A2 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102158445A (zh) * 2011-04-29 2011-08-17 重庆金美通信有限责任公司 Cpm调制多符号检测
CN108923887A (zh) * 2018-06-26 2018-11-30 中国人民解放军国防科技大学 一种多进制部分响应cpm信号的软判决译码器结构

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8111767B2 (en) * 2007-05-31 2012-02-07 Renesas Electronics Corporation Adaptive sliding block Viterbi decoder
US8195118B2 (en) 2008-07-15 2012-06-05 Linear Signal, Inc. Apparatus, system, and method for integrated phase shifting and amplitude control of phased array signals
US8872719B2 (en) 2009-11-09 2014-10-28 Linear Signal, Inc. Apparatus, system, and method for integrated modular phased array tile configuration
TWI729755B (zh) * 2020-04-01 2021-06-01 智原科技股份有限公司 接收器與應用在接收器中的交織碼調變解碼器及相關的解碼方法
EP3965384A1 (en) * 2020-09-07 2022-03-09 RivieraWaves Method for decoding an rf signal bearing a sequence of symbols modulated by cpm and associated decoder

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5905742A (en) 1995-12-27 1999-05-18 Ericsson Inc. Method and apparauts for symbol decoding
US5844947A (en) * 1995-12-28 1998-12-01 Lucent Technologies Inc. Viterbi decoder with reduced metric computation
US6094739A (en) * 1997-09-24 2000-07-25 Lucent Technologies, Inc. Trellis decoder for real-time video rate decoding and de-interleaving
US6353640B1 (en) 1997-11-03 2002-03-05 Harris Corporation Reconfigurable radio frequency communication system
US6205187B1 (en) 1997-12-12 2001-03-20 General Dynamics Government Systems Corporation Programmable signal decoder
US6343207B1 (en) 1998-11-03 2002-01-29 Harris Corporation Field programmable radio frequency communications equipment including a configurable if circuit, and method therefor
US6201843B1 (en) * 1999-02-25 2001-03-13 L-3 Communications, Inc. Rapid acquisition dispersive channel receiver integrated circuit
US20030126545A1 (en) 2001-10-05 2003-07-03 Tan Alfred Keng Tiong Non-linear code-division multiple access technology with improved detection algorithms and error correction coding
US6968021B1 (en) 2001-09-24 2005-11-22 Rockwell Collins Synchronization method and apparatus for modems based on jointly iterative turbo demodulation and decoding
US20040255230A1 (en) 2003-06-10 2004-12-16 Inching Chen Configurable decoder
US7870176B2 (en) 2004-07-08 2011-01-11 Asocs Ltd. Method of and apparatus for implementing fast orthogonal transforms of variable size
US7603613B2 (en) 2005-02-17 2009-10-13 Samsung Electronics Co., Ltd. Viterbi decoder architecture for use in software-defined radio systems

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102158445A (zh) * 2011-04-29 2011-08-17 重庆金美通信有限责任公司 Cpm调制多符号检测
CN108923887A (zh) * 2018-06-26 2018-11-30 中国人民解放军国防科技大学 一种多进制部分响应cpm信号的软判决译码器结构

Also Published As

Publication number Publication date
CA2663290A1 (en) 2008-03-20
US20080072125A1 (en) 2008-03-20
WO2008033906A3 (en) 2008-08-14
EP2074697A2 (en) 2009-07-01
JP2010503350A (ja) 2010-01-28
US7676736B2 (en) 2010-03-09
WO2008033906A2 (en) 2008-03-20
IL197247A0 (en) 2009-12-24

Similar Documents

Publication Publication Date Title
CN101517949A (zh) 可编程网格解码器及相关方法
CN100355201C (zh) 缩减的软输出信息分组的选择
US7831892B2 (en) Generic, reduced state, maximum likelihood decoder
US7831893B2 (en) Reduced state trellis decoder using programmable trellis parameters
CN101047472B (zh) 使用搜索深度维特比算法对咬尾卷积码的解码方法
CN101517901A (zh) 可编程连续相位调制(cpm)解码器和相关方法
JP3759964B2 (ja) 時間ダイバシティを用いるマルチレベル符号化
US20050254605A1 (en) Efficient decoding of trellis coded modulation waveforms
CN101119177B (zh) 一种相干通信机用的比特-符号信号处理方法
CN100505557C (zh) 基于Viterbi译码的多路并行循环块回溯方法
CN103546170A (zh) 一种低功耗状态反馈式维特比译码器及译码方法
Wesel Reduced-state representations for trellis codes using constellation symmetry
Devi et al. Viterbi decoder with low power and low complexity for space time trellis codes
Schuh et al. Low complexity decoding for higher order punctured trellis-coded modulation over intersymbol interference channels
Shieh et al. Early-elimination modification for priority-first search decoding
CN104468023A (zh) 解码方法和装置
Madumitha et al. Performance Analysis of a Convolutional Encoder using Digital Modulation Technique
Schuh et al. Low complexity decoding for punctured trellis-coded modulation over intersymbol interference channels
Zhigang et al. DSP-based implementation of Viterbi decoder for trellis-coded 8PSK
Hosseini et al. Hardware-efficient implementation of the SOVA for SOQPSK-TG
Pietrobon et al. A Bandwidth Efficient Coding Scheme for the Hubble Space
JansiRani et al. VITERBI Decoder for Space-Time Trellis Codes
Kopp A four-state trellis-coded 8-PSK modulation computer simulation
Li et al. Block-coded modulation and multiple block-coded modulation with Viterbi decoding for fading channels
Schuh Digital Communications for Low Latency and Applications for Constant Envelope Signalling

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20090826