CN101510444A

CN101510444A - 一种采样保持单元及其中的电压处理方法、电子设备

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Publication number: CN101510444A
Application number: CNA2009101299715A
Authority: CN
Inventors: 庞世甫; 刘永平; 王学权
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2009-04-10
Filing date: 2009-04-10
Publication date: 2009-08-19
Anticipated expiration: 2029-04-10
Also published as: CN101510444B

Abstract

本发明实施例提供一种采样保持单元及其中的电压处理方法、电子设备。本发明实施例的采样保持单元中的电压处理方法包括：当第一时钟为低电平时，若采样数据的取值为0，则输出第一电压给第一电容的第一端且输出第二电压给所述第一电容的第二端，若采样数据的取值为1则输出第二电压给所述第一电容的第一端且输出第一电压给所述第一电容的第二端；所述第一电压和第二电压不相等且不为零。通过本发明实施例，可以减小噪声和芯片的面积，降低芯片电路设计的复杂度和成本。

Description

一种采样保持单元及其中的电压处理方法、电子设备

技术领域

本发明实施例涉及电子通讯技术领域，特别地涉及一种采样保持单元及其中的电压处理方法、电子设备。

背景技术

DAC(Digital-to-Analog Converter，数模转换器)的作用是将数字信号转换为模拟信号，这逐渐成为我们日常生活中司空见惯的事。例如，在蜂窝电话、CD(Compact Disc，光盘)和DVD(Digital Video Disc，数字视频光盘)播放器以及HDTV(High Definition Television，高清晰度电视)中都可以发现DAC的身影。

SNR(Signal Noise Ratio，信噪比)和DR(Dynamic Range，动态范围)是音频DAC中最关注的两个重要指标，动态范围表示的是最大不失真信号与噪声值的比例，如何有效提高系统的动态范围是DAC设计中的一个难点。

采样保持单元在音频DAC设计中非常重要的，希望其在低的电源电压下有尽可能高的动态范围，同时还要考虑功耗、面积等；尤其是在音频DAC中可以采用比较好的电路设计方案是非常重要的。

在实现本发明过程中，发明人发现现有技术中至少存在如下问题：

由于采样保持单元的动态范围与采样电容的电容值及施加在采样电容上的电压成正比，而目前，在DAC的采样保持单元中，在采样阶段，采样电容的一端通常是接地的，这样，在采样电容的电容值一定的情况下，要提高采样保持单元的动态范围，只能增加电源电压，但这会带来面积、功耗和噪声的增加，电路设计的复杂度会增加等问题。

发明内容

本发明实施例提供一种采样保持单元及其中的电压处理方法、电子设备，用以提高DAC的DR。

为了实现上述目的，本发明实施例提供了一种数模转换器采样保持单元，包括：第一电容、第一采样单元和第二采样单元，第一电容分别与第一采样单元和第二采样单元相连接，其中：

第一采样单元，用于当第一时钟为低电平时，若采样数据的取值为0则输出第一电压给第一电容的第一端，若采样数据的取值为1则输出第二电压给所述第一电容的第一端；

第二采样单元，用于当第一时钟为低电平时，若采样数据的取值为0则输出第二电压给所述第一电容的第二端，若采样数据的取值为1则输出第一电压给所述第一电容的第二端；

所述第一电压和第二电压不相等且不为零。

本发明实施例还提供了一种电子设备，包括上述数模转换器采样保持单元。

本发明实施例还提供了一种采样保持单元中的电压处理方法，包括：

当第一时钟为低电平时，若采样数据的取值为0，则输出第一电压给第一电容的第一端且输出第二电压给所述第一电容的第二端，若采样数据的取值为1则输出第二电压给所述第一电容的第一端且输出第一电压给所述第一电容的第二端；

所述第一电压和第二电压不相等且不为零。

本发明实施例的有益效果至少包括：

由于在本发明实施例提供的采样保持单元中，在采样阶段，采样电容的两端分别接第一电压和第二电压，由于采样保持单元的动态范围与采样电容的电容值及施加在采样电容上的电压成正比，因此，在不增加采样电容的电容值的情况下，本发明实施例提供的采样保持单元能够有效地提高DAC的DR，提高电路的质量。若要与现有技术中的DAC达到同样的DR，则采用本发明实施例提供的DAC可以减小采样电容的电容值，这样可以减小噪声和芯片的面积，或者可以减小所需电源的电压值，从而可以降低芯片面积、功耗、噪声以及电路设计的复杂度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为实施例一中的DAC采样电路的示意图；

图2为实施例一中的DAC采样保持单元的电路示意图；

图3为实施例一中第二时钟P1与第一时钟P2的示意图；

图4为将图2中各采样单元具体到与逻辑电路之后的电路图；

图5为实施例一中的一个参考源产生电路方案电路图；

图6为实施例一中的SC Filter的整体频率响应曲线图；

图7为实施例一中的SC Filter的带内频率响应曲线图；

图8为实施例二中的模块swcap₁<7∶0>的电路图；

图9为实施例二中的模块swcap₁<7∶0>的示意图；

图10为实施例二中的时钟P1Q、P1、P2、P2Q的示意图；

图11为实施例二中的模块swcap₂<7∶0>的电路图；

图12为实施例二中的模块swcap₂<7∶0>的示意图；

图13为实施例二中的利用swcap₁<7∶0>和swcap₂<7∶0>来实现的DAC采样保持单元；

图14为采用实施例二的技术方案得到的DAC的SNR和DR测试结果示意图；

图15为采用实施例二的技术方案时DAC输出的FFT频谱图；

图16为采用实施例二的技术方案时DAC输出的THD+N示意图；

图17为实施例三中的采样保持单元中的电压处理方法的流程图；

图18为实施例四中的电子设备的框图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例一

本发明实施例的装置可以应用在集成电路或芯片中，包括数/模转换芯片、或模/数转换芯片、或DSP(数字信号处理，Digital Signal Processing)、或其他通信芯片等。

本实施例中的数模转换器采样保持单元中的采样电路，如图1所示，包括：第一电容C_S1、第一采样单元101和第二采样单元102，第一电容C_S1分别与第一采样单元101和第二采样单元102相连接，其中：

第一采样单元101，用于当第一时钟为低电平时，若采样数据的取值为0则输出第一电压给第一电容的第一端，若采样数据的取值为1则输出第二电压给第一电容的第一端；

第二采样单元102，用于当第一时钟为低电平时，若采样数据的取值为0则输出第二电压给第一电容的第二端，若采样数据的取值为1则输出第一电压给第一电容的第二端；

第一电压和第二电压不相等且不为零。在具体实现时，第一电压和第二电压可以大小相同极性相反。

进一步地，本实施例中的数模转换器中的两个采样电路中的采样电容的两端都不存在接地的情况。在这种情况下，DAC采样保持单元还包括第三采样单元和第四采样单元，其中：

第三采样单元，用于当第一时钟为低电平时，若采样数据的取值为0则输出第一电压给第三电容的第一端，若采样数据的取值为1则输出第二电压给第三电容的第一端；

第四采样单元，用于当第一时钟为低电平时，若采样数据的取值为0则输出第二电压给第三电容的第二端，若采样数据的取值为1则输出第一电压给所述第三电容的第二端。

进一步地，本实施例中的DAC采样保持单元如图2所示，包括第一至第四采样单元，第一至第四电容，第一至第四开关，差分放大器，其中：

第一采样单元101和第三采样单元103，分别用于在第一时钟P2为低电平时，若采样数据的取值为0则输出第一电压，若采样数据的取值为1则输出第二电压，第一电压和第二电压不相等；

第二采样单元102和第四采样单元104，分别用于在第一时钟P2为低电平时，若采样数据的取值为0则输出第二电压，若采样数据的取值为1则输出第一电压；

第一电容C_S1的第一端分别与第一采样单元101、第一开关S₁的第一端相连，第一电容C_S1的第二端分别与第二采样单元102、第二开关S₂的第一端相连，第一开关S₁的第二端分别与第二电容C_S2的第一端以及差分运算放大器的第一输出端OUTN相连，第二电容C_S2的第二端分别与第一输出端OUTN对应的第一输入端以及第二开关S₂的第二端相连，第二开关S₂的第二端与第一输入端相连；

第三电容C_S3的第一端分别与第四采样单元104、第三开关S₃的第一端相连，第三电容C_S3的第二端分别与第三采样单元103、第四开关S₄的第一端相连，第三开关S₃的第二端分别与第四电容C_S4的第一端以及差分运算放大器的第二输出端OUTP相连，第四电容C_S4的第二端分别与第二输出端OUTP对应的第二输入端以及第四开关S₄的第二端相连，第四开关S₄的第二端与第二输入端相连；

第一至第四开关在第一时钟P2为高电平时开启，在第一时钟P2为低电平时关闭。

其中，第一电容和第三电容为采样电容。为了给本实施例中的DAC采样保持单元提供最大地DR，在采样电容的电容值不变，电源提供的电压不变的情况下，可以令第一电压和和第二电压为大小相同极性相反的电压，可以使得施加在采样电容上的电压值为电源电压的两倍，即将信号的满摆幅的输入电压提高为了采样电容一端接地时的两倍。

由于在本实施例中，第一采样单元101和第三采样单元103的功能相同，因此，第一采样单元101和第三采样单元103可以合并设置。而第二采样单元102和第四采样单元104的功能也相同，因此第二采样单元102和第四采样单元104也可以合并设置。

在图2中，第一输入端为差分运算放大器的同相输入端，第二输入端为差分运算放大器的反相输入端。在本实施例的另一种实现方式时，也可以第一输入端为差分运算放大器的反相输入端，第二输入端为差分运算放大器的同相输入端，这与图2所示的情况差分运算放大器的输出电压大小相同极性相反。在具体实现时，可以根据电路设计的需求确定第一输入端以及第二输入端。

在具体实现中，通常情况下，第一电容和第三电容的电容值相同，第二电容和第四电容的电容值相同。

各采样单元可以分别包括：

采样数据和第二时钟P1的第一与逻辑电路，第一与逻辑电路的输入电压为第一电压或者第二电压，如图3所示，第二时钟P1为第一时钟P2的反向时钟；

采样数据取反后的数据和第二时钟P1的第二与逻辑电路，在第一与逻辑电路的输入电压为第一电压时，第二与逻辑电路的输入电压为第二电压，在第一与逻辑电路的输入电压为第二电压时，第二与逻辑电路的输入电压为第一电压。

将上述各采样单元具体到与逻辑电路之后，图2可以表示为图4，其中，‘&’表示与逻辑，D表示采样数据，DB表示采样数据取反后的数据。第一与逻辑电路可以包括：在第二时钟P1为高电平时开启，在第二时钟P1为低电平时关闭的第二时钟开关；以及输入端为相应电压、控制端接入采样数据、输出端与所述第二时钟开关连接的开关管。第二与逻辑电路可以包括：第二时钟开关；以及输入端为相应电压、控制端接入采样数据取反后的数据、输出端与第二时钟开关连接的开关管，具体可参见实施例二中的与逻辑电路。

如图4所示的电路，其工作过程如下：

当第二时钟P1为高电平时，第一时钟P2为低电平，DAC采样保持单元进入采样阶段，具体如下：

第一至第四开关断开；

若采样数据D的取值为0，则‘P1&D’电路不导通，‘P1&DB’电路导通，C_S1的第一端的电压为第一电压Vrefn，C_S1的第二端的电压为第二电压Vrefp，C_S3的第一端的电压为第二电压Vrefp，C_S3的第二端的电压为第一电压Vrefn；

若采样数据D的取值为1，则‘P1&D’电路导通，‘P1&DB’电路不导通，C_S1的第一端的电压为第二电压Vrefp，C_S1的第二端的电压为第一电压Vrefn，C_S3的第一端的电压为第一电压Vrefn，C_S3的第二端的电压为第二电压Vrefp。

当第二时钟P1为低电平时，第一时钟P2为高电平，DAC采样保持单元进入保持阶段，具体如下：

由于各采样单元均包括涉及P1的与逻辑电路，因此，在P1为低电平时，各采样单元均不输出电压；

第一至第四开关导通，此时，C_S1的第一端与C_S2的第一端以及差分运算放大器的同相输入端对应的输出端OUTN相连，C_S1的第二端与C_S2的第二端以及差分运算放大器的同相输入端相连，在保持阶段中，C_S1放电，C_S1把采样到的电荷转换到C_S2上，且在差分运算放大器的同相输入端及其对应的输出端OUTN之间施加了一个第一连续电压；C_S3的第一端与C_S4的第一端以及差分运算放大器的反相输入端对应的输出端OUTP相连，C_S3的第二端与C_S4的第二端以及差分运算放大器的反相输入端相连，在保持阶段中，C_S3放电，C_S3把采样到的电荷转换到C_S4上，且在差分运算放大器的反相输入端及其对应的输出端OUTP之间施加了一个第二连续电压，该第二连续电压和第一连续电压在理论上应该大小相同极性相反；

这样，差分运算放大器、采样电容C_S1/C_S3、保持电容C_S2/C_S4构成了SCFilter(Switch Capacitance Filter，开关电容滤波器)，将数字信号通过电容上电荷的转移，并通过差分运算放大器输出模拟信号，完成了数字信号与模拟信号的转换。

在本实施例中，由于保持电容上的电荷都是由采样电容提供的，差分运算放大器本身不提供电荷给保持电容，因此可以大幅度减小差分运算放大器的功耗，同时更重要的原因是这种结构会减小离散域到连续时间域过程中运放Slew(回转)带来的影响。

SC Filter主要是实现滤波功能，是comb滤波器(即抗混叠滤波器)和IIR(Infinite Impulse Response，无限脉冲响应)滤波器的组合。SC Filter的输入信号为前级数字SDM(Sigma-Delta Modulation，∑△调制器)的输出8 LevelDEM(Digital Elevation Mode1，数字高程模型)码，在一个实例中，C_S1和C_S3的电容值相同且为C₁，C_S2和C_S4的电容值相同且为C₂，将C₁电容分成8个并联小电容C₁₁，C₁为0.64pF(皮法)，其中每个小电容C₁₁为80fF，保持电容C₂为6.5DF，可以得到其Z传输函数H(z)为：

H (z) = \frac{(1 + z^{- 1}) \cdot C_{1}}{2 C_{1} + C_{2} - C_{2} \cdot z^{- 1}} = \frac{(1 + z^{- 1}) \times 0.64}{7.78 - 6.5 z^{- 1}} - - - (1)

SC Filter的整体频率响应曲线如图6所示，SC Filter的带内频率响应曲线如图7所示。可以看出，DAC的SC Filter整个频带内很平坦。DAC设计中要考虑的一点是对带外噪声的滤波作用，仿真结果表明SC滤波器输出波形中的量化噪声等效电压为56mVrms。经过RC滤波器后可以进一步减少。

可见，由于在本实施例提供的DAC采样保持单元中，在采样阶段，各采样电容的两端分别接第一电压和第二电压，而第一电压和第二电压可以是大小相同极性相反的电压，在不增加电源电压的情况下，施加在采样电容上的电压值可以为现有技术中施加在采样电容上的电压值的两倍。在具体实现中，人们通常希望芯片有较大的工作电压范围，同时又能够利用足够大的信号摆幅来提高信噪比，最好的办法就是让参考源能够随电源电压变化。因此，考虑使用内部电阻分压，外部接电容进行滤波的方法来获取基准源。这样既能达到噪声目标又能让DAC的摆幅随电源电压变化，获得最好的信噪比。图5给出了本实施例中的一个参考源产生电路方案，VREF是DAC使用的参考电压，3.3V供电时大致为1.815V，VCM是DAC的内部运放共模电压，正好是1/2VDD，VDD为电源电压。这样我们就可以尽可能的运用运放的摆幅来提高信号幅度。本发明实施例的各个单元可以集成于一体，也可以分离部署。上述单元可以合并为一个单元，也可以进一步拆分成多个子单元。

实施例二

在本实施例中，将考虑整个电路系统对DAC采样保持单元的影响，并将采样保持单元中的一部分，具体如图8所示，作为一个模块swcap₁<7∶0>来实现，则该模块swcap<7∶0>的输入和输出如图9所示，输入包括：Vrefp、Vrefn、P1Q、P1、P2、P2Q、D、DB，输出包括：OPFB、OPIN，其中，P1Q、P1、P2、P2Q为时钟开关，在高电平时导通，低电平时断开，其具体时钟如图10所示，可以看出，P1Q、P1、P2、P2Q的周期相同，P1Q与P1的极性相同，P1Q相对P1有延时，P2Q与P2的极性相同，P2Q相对P2有延时，这样处理是为了更好地说明仔实际的电路中，各个开关可能由于整个电路系统的原因无法完全同步的情况。采样保持单元中的一部分，具体如图11所示，作为一个模块swcap₂<7∶0>来实现，swcap₂<7∶0>如图12所示，其输出电压与swcap₁<7∶0>的输出电压大小相同极性相反。

利用swcap₁<7∶0>和swcap₂<7∶0>来实现的DAC采样保持单元如图13所示，由于P1Q、P1、P2、P2Q的周期相同，P1Q与P1的极性相同，P1Q相对P1有延时，P2Q与P2的极性相同，P2Q相对P2有延时，则在P1和P1Q均处于高电平且P2和P2Q均处于低电平时，为DAC采样保持单元的采样阶段，在P1和P1Q均处于低电平且P2和P2Q均处于高电平时，为DAC采样保持单元的保持阶段。

如图8和图11所示，本实施例中的第一与逻辑电路‘P1&D’、第二与逻辑电路‘P1&DB’与逻辑电路由开关管和开关P1或P1Q组成，开关管的输入端为相应电压、控制端接入采样数据或采样数据取反后的值、输出端与P1或P1Q连接。

如图14所示，在图14中DAC的加权“A-weight”曲线，以及THD+N(Total Harmonic Distortion+Noise，总谐波失真+噪声)曲线，可以看出“A-weight”曲线以及THD+N曲线都随着输入信号的幅度增加而降低。输出的FFT频谱图如图15所示，DAC输出的THD+N如图16所示。由图14至16可知，采用本实施例的技术方案，SNR为102dB，DR为102dB，THD+N在输入信号为0dBFS时为0.0094％，输入信号为—60dBFS时输出的FFT的频谱，表明该方案的底噪在-125dB。芯片DAC的功耗为16.5mW，低功耗面积小。本发明实施例的各个单元可以集成于一体，也可以分离部署。上述单元可以合并为一个单元，也可以进一步拆分成多个子单元。

实施例三

如图17所示，一种采样保持单元中的电压处理方法，当第一时钟为低电平时，进行以下步骤：

步骤S1701，确定采样数据的取值是否为0，若是，进行步骤S1702，否则进行步骤S1703；

步骤S1702，输出第一电压给第一电容的第一端且输出第二电压给所述第一电容的第二端；

步骤S1703，输出第二电压给所述第一电容的第一端且输出第一电压给所述第一电容的第二端。

其中，所述第一电压和第二电压不相等且不为零。

本步骤即若采样数据的取值为1时的处理步骤。

上述电压处理方法可以应用在DAC中，由于DAC具有两路采样电路，则对用于采样的第三电容，还可以进行以下处理：

当第一时钟为低电平时，若采样数据的取值为0则输出第一电压给第三电容的第一端且输出第二电压所述第三电容的第二端，若采样数据的取值为1则输出第二电压给所述第二电容的第一端且输出第一电压给所述第三电容的第二端。

进一步地，上述方法还可以包括用于保持的步骤，具体为：当第一时钟为高电平时，使所述第一电容和第三电容放电，将所述第一电容上的电荷转移到第二电容，将所述第一电容的放电电压施加到差分运算放大器的第一输入端和第一输出端，将所述第三电容上的电荷转移到第四电容，将所述第三电容的放电电压施加到差分运算放大器的第二输入端和第二输出端。

可以看出，当第一时钟为低电平时，第一电容和第三电容进行充电，当第一时钟为高电平时，第一电容和第三电容放电。

实施例四

如图18所示，本发明实施例提供一种电子设备，其包括接收单元1801以及实施例一、二中提供的采样保持单元1802：

接收单元1801，用于接收输入数模转换器中的数据，并提供给采样保持单元1802；

采样保持单元1802，用于进行输入数模转换器中的数据的采样和保持。

本实施例提供的采样保持单元1802的技术方案可以结合参考实施例一和二提供的技术方案，在此不作赘述。

由上述本发明的实施例提供的技术方案可以看出，本发明实施例提供的采样保持单元能够有效地提高DAC的DR，提高电路的质量。

本发明实施例的电子设备可以是基站、手机、数字用户接入复用器DLSAM(Digital Subscriber Line Access Multiplexer，数字用户接入复用器)、光网络设备、路由器、交换机、图像处理设备、视频或音频处理设备、计算机、服务器等。

综上所述，采用本发明实施例提供的技术方案，通过改变采样电容极板上的电压来提高信号的满摆幅，这样会有效的提高了DAC的动态范围。若要与现有技术中的DAC采样保持单元达到同样的DR，则采用本发明实施例提供的DAC采样保持单元可以减小采样电容的电容值，这样可以减小噪声和芯片的面积，降低成本。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

显然，本领域的技术人员可以对本发明实施例进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明实施例的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims

1、一种数模转换器采样保持单元，其特征在于，包括：第一电容、第一采样单元和第二采样单元，第一电容分别与第一采样单元和第二采样单元相连接，其中：

所述第一电压和第二电压不相等且不为零。

2、根据权利要求1所述的数模转换器采样保持单元，其特征在于，第一电压和第二电压大小相同极性相反。

3、根据权利要求1所述的数模转换器采样保持单元，其特征在于，还包括：

第三采样单元，用于当第一时钟为低电平时，若采样数据的取值为0则输出第一电压给第三电容的第一端，若采样数据的取值为1则输出第二电压给所述第三电容的第一端；

第四采样单元，用于当第一时钟为低电平时，若采样数据的取值为0则输出第二电压给所述第三电容的第二端，若采样数据的取值为1则输出第一电压给所述第三电容的第二端。

4、根据权利要求3所述的数模转换器采样保持单元，其特征在于，所述第一采样单元和所述第三采样单元合并设置；或

所述第二采样单元和所述第四采样单元合并设置。

5、根据权利要求3所述的数模转换器采样保持单元，其特征在于，还包括：第二电容、第三电容、第四电容、第一开关、第二开关、第三开关、第四开关、差分运算放大器，其中：

所述第一电容的第一端还与所述第一开关的第一端相连，所述第一电容的第二端还与所述第二开关的第一端相连，所述第一开关的第二端分别与所述第二电容的第一端以及所述差分运算放大器的第一输出端相连，所述第二电容的第二端分别与所述第一输出端对应的第一输入端以及所述第二开关的第二端相连，所述第二开关的第二端与所述第一输入端相连；

所述第三电容的第一端还与所述第三开关的第一端相连，所述第三电容的第二端还与第四开关的第一端相连，所述第三开关的第二端分别与所述第四电容的第一端以及所述差分运算放大器的第二输出端相连，所述第四电容的第二端分别与所述第二输出端对应的第二输入端以及所述第四开关的第二端相连，所述第四开关的第二端与所述第二输入端相连；

所述第一至第四开关在第一时钟为高电平时开启，在第一时钟为低电平时关闭。

6、根据权利要求5所述的数模转换器采样保持单元，其特征在于，所述第一电容和所述第三电容的电容值相同，所述第二电容和所述第四电容的电容值相同。

7、根据权利要求5所述的数模转换器采样保持单元，其特征在于，所述第一输入端为所述差分运算放大器的同相输入端，所述第二输入端为所述差分运算放大器的反相输入端。

8、根据权利要求1至7中任一权利要求所述的数模转换器采样保持单元，其特征在于，所述各采样单元分别包括：

第一与逻辑电路，用于进行采样数据和第二时钟的与操作，所述第一与逻辑电路的输入电压为第一电压或者第二电压，所述第二时钟为所述第一时钟的反向时钟；

第二与逻辑电路，用于进行采样数据取反后的数据和第二时钟的与操作，在所述第一与逻辑电路的输入电压为第一电压时，所述第二与逻辑电路的输入电压为第二电压，在所述第一与逻辑电路的输入电压为第二电压时，所述第二与逻辑电路的输入电压为第一电压。

9、一种电子设备，其特征在于，其包括如权利要求1-7中任一所述的数模转换器采样保持单元，用于进行输入数模转换器中的数据的采样和保持。

10、根据权利要求9所述的电子设备，其特征在于，所述电子设备的类型包括：

基站、或手机、或数字用户接入复用器、或路由器、或交换机、或视音频处理设备、或计算机、或服务器。

11、一种采样保持单元中的电压处理方法，其特征在于，包括：

所述第一电压和第二电压不相等且不为零。

12、根据权利要求11所述的方法，其特征在于，还包括：

13、根据权利要求12所述的方法，其特征在于，还包括：当第一时钟为高电平时，使所述第一电容和第三电容放电，将所述第一电容上的电荷转移到第二电容，将所述第一电容的放电电压施加到差分运算放大器的第一输入端和第一输出端，将所述第三电容上的电荷转移到第四电容，将所述第三电容的放电电压施加到差分运算放大器的第二输入端和第二输出端。