CN101431330B - 或非门逻辑电路及其形成方法 - Google Patents
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Abstract
本发明涉及或非门逻辑电路及其形成方法。该或非门逻辑电路，包括：两个输入端，分别用于接收输入电压信号；两个增强型背栅氧化锌纳米线场效应晶体管，其栅电极分别耦接至两个输入端，其源电极分别耦接至接地点；一耗尽型背栅氧化锌纳米线场效应晶体管，其漏电极耦接至电压源，其栅电极、其源电极、以及两个增强型背栅氧化锌纳米线场效应晶体管的漏电极耦接于一点，以该点作为输出端，用于输出电压信号。本发明利用氧化锌纳米线材料和氧化锌纳米线场效应晶体管制作技术以及互连技术，实现基于氧化锌纳米线场效应晶体管的直接耦合场效应逻辑的或非门逻辑电路。
Description
技术领域
本发明涉及化合物半导体材料和器件领域，尤其是涉及一种基于背栅氧化锌纳米线场效应晶体管的直接耦合场效应逻辑(Direct-coupled FET Logic，简称DCFL)的或非门逻辑电路及其形成方法。
背景技术
ZnO是一种II-VI族直接带隙的新型多功能化合物半导体材料，被称为第三代宽禁带半导体材料。ZnO晶体为纤锌矿结构，禁带宽度约为3.37eV，激子束缚能约为60meV。ZnO具备半导体、光电、压电、热电、气敏和透明导电等特性，在传感、声、光、电等诸多领域有着广阔的潜在应用价值。
近年来，对ZnO材料和器件的研究受到广泛关注。研究范围涵盖了ZnO体单晶、薄膜、量子线、量子点等材料的生长和特性以及ZnO传感器、透明电极、压敏电阻、太阳能电池窗口、表面声波器件、探测器及发光二极管(Light-emitting Diodes，缩写LED)等器件的制备和研究方面。目前，已形成多种方法用于ZnO材料的生长，并且研制出若干种类的ZnO器件及传感器，但是P型ZnO材料的生长，ZnO纳米器件的制备及应用等问题依然需要深入和系统的研究。
ZnO是目前拥有纳米结构和特性最为丰富的材料，已实现的纳米结构包括纳米线、纳米带、纳米环、纳米梳、纳米管等等。其中，一维纳米线由于材料的细微化，比表面积增加，具有常规体材料所不具备的表面效应、小尺寸效应、量子效应和宏观量子隧道效应，晶体质量更好，载流子的运输性能更为优越。一维纳米线不仅可以实现基本的纳米尺度元器件(如激光器、传感器、场效应晶体管、发光二极管、逻辑线路、自旋电子器件以及量子计算机等)，而且还能用来连接各种纳米器件，可望在单一纳米线上实现具有复杂功能的电子、光子及自旋信息处理器件。
ZnO纳米线场效应晶体管(Nanowire Field-Effect Transistor，缩写NWFET)已成为国际研究的热点之一。ZnO一维纳米线作为沟道，与栅氧和栅金属可以形成金属-氧化物-半导体场效应晶体管(Metal-Oxide-SemiconductorField-Effect Transistor，缩写MOSFET)。由于ZnO纳米线的电学性能随周围气氛中组成气体的改变而变化，比如未掺杂的ZnO对还原性、氧化性气体具有优越的敏感性，因此能够对相应气体进行检测和定量测试。这使得ZnO一维纳米线场效应晶体管可以用于气体、湿度和化学传感器、光电和紫外探测器、存储器(Memory)等应用领域。尤其是能够对有毒气体(如CO、NH3等)进行探测，通过场效应晶体管的跨导变化，即可检测出气体的组成及浓度。与常规SnO2气体传感器相比，基于ZnO纳米线场效应晶体管的气体传感器具有尺寸小，成本低，可重复利用等优点。
综上所述，ZnO纳米线场效应晶体管的研制在纳米电子学和新型纳米传感器方面具有重要的研究和应用价值，将会对国民经济的发展起到重要的推动作用。
基于纳米材料和器件的逻辑单元电路有利于开拓纳米器件和电路及其应用的研究。但是由于本征ZnO为N型半导体，且制作的ZnO NW FET多为耗尽型器件，制约了利用ZnO纳米线材料实现基于增强/耗尽型FET的逻辑电路应用。
发明内容
为了克服ZnO纳米线材料在实现基于增强/耗尽型FET的逻辑电路应用方面的局限性，本发明提供了一种基于背栅ZnO纳米线场效应晶体管的直接耦合场效应逻辑的或非门逻辑电路及其形成方法。
一种或非门逻辑电路，其中包括：第一输入端，用于接收第一输入电压信号；第二输入端，用于接收第二输入电压信号；第一增强型背栅氧化锌纳米线场效应晶体管，其栅电极耦接至第一输入端，其源电极耦接至接地点；第二增强型背栅氧化锌纳米线场效应晶体管，其栅电极耦接至第二输入端，其源电极耦接至接地点；一耗尽型背栅氧化锌纳米线场效应晶体管，其漏电极耦接至电压源，其栅电极、其源电极、所述第一增强型背栅氧化锌纳米线场效应晶体管的漏电极、以及所述第二增强型背栅氧化锌纳米线场效应晶体管的漏电极耦接于一点，以该点作为输出端，用于输出电压信号。
一种或非门逻辑电路形成方法，该或非门逻辑电路包括第一增强型背栅氧化锌纳米线场效应晶体管、第二增强型背栅氧化锌纳米线场效应晶体管、以及一耗尽型背栅氧化锌纳米线场效应晶体管；其中，该形成方法包括：所述第一增强型背栅氧化锌纳米线场效应晶体管的栅电极作为该或非门逻辑电路的第一输入端，用于接收第一输入电压信号；所述第二增强型背栅氧化锌纳米线场效应晶体管的栅电极作为该或非门逻辑电路的第二输入端，用于接收第二输入电压信号；所述第一增强型背栅氧化锌纳米线场效应晶体管的源电极耦接至接地点；所述第二增强型背栅氧化锌纳米线场效应晶体管的源电极耦接至接地点；所述耗尽型背栅氧化锌纳米线场效应晶体管的漏电极耦接至电压源；所述耗尽型背栅氧化锌纳米线场效应晶体管的栅电极、源电极、所述第一增强型背栅氧化锌纳米线场效应晶体管的漏电极、以及所述第二增强型背栅氧化锌纳米线场效应晶体管的漏电极耦接于一点，以该点作为该或非门逻辑电路的输出端，用于输出电压信号。
本发明提供的或非门逻辑电路及其形成方法，将两个增强型背栅ZnO NWFET及一耗尽型背栅ZnO NW FET基于DCFL进行有效连接，克服了ZnO纳米线材料在实现基于增强/耗尽型FET的逻辑电路应用方面的局限性，实现了基于ZnO NW FET的DCFL或非门逻辑单元的目的。
附图说明
图1为本发明一种或非门逻辑电路的结构示意图；
图2为本发明一种或非门逻辑电路中耗尽型背栅ZnO NW FET或增强型背栅ZnO NW FET结构示意图；
图3为本发明一种或非门逻辑电路形成方法的一流程示意图；
图4为本发明一种或非门逻辑电路形成方法的另一流程示意图；
图5为图4中步骤101制作耗尽型背栅ZnO NW FET的流程图；
图6为图4中步骤102制作增强型背栅ZnO NW FET的流程图；
图7图6中退火处理后的ZnO NW FET器件的转移特性曲线。
具体实施方式
图1为本发明一种或非门逻辑电路的结构示意图。该或非门逻辑电路，第一输入端，用于接收第一输入电压信号Vin1；第二输入端，用于接收第二输入电压信号Vin2；第一增强型背栅氧化锌纳米线场效应晶体管(以下表示为：增强型背栅ZnO NW FET_1)，其栅电极G1耦接至第一输入端，其源电极S1耦接至接地点；第二增强型背栅氧化锌纳米线场效应晶体管ZnO NWFET_2(以下表示为：增强型背栅ZnO NW FET_2)，其栅电极G2耦接至第二输入端，其源电极S2耦接至接地点；一耗尽型背栅氧化锌纳米线场效应晶体管ZnO NW FET，其漏电极D耦接至电压源(图1中电压源为直流电源VDD)，其栅电极G、其源电极S、增强型背栅ZnO NW FET_1的漏电极D1、以及、增强型背栅ZnO NW FET_2的漏电极D2耦接于一点A，以该点A作为输出端，用于输出电压信号Vout。
其中，增强型背栅ZnO NW FET_1的栅电极G1和增强型背栅ZnO NWFET_2的栅电极G2分别作为或非门逻辑单元的第一输入端和第二输入端，分别用于接收第一输入电压信号Vin1和第二输入电压信号Vin2；A点作为或非门逻辑单元的输出端，用于输出电压信号Vout；直流电源VDD为大于所述增强型背栅ZnO NW FET_1的阈值电压的正电压，以及为大于所述增强型背栅ZnO NW FET_2的阈值电压的正电压，即为大于任一增强型背栅ZnO NW FET阈值电压的正电压。
由于耗尽型背栅ZnO NW FET的栅电极G和源电极S相连，使得栅电压为零伏，大于耗尽型背栅ZnO NW FET的阈值电压(耗尽型背栅ZnO NW FET的阈值电压为一负电压)，所以耗尽型背栅ZnO NW FET处于常开状态。当第一输入电压信号Vin1和第二输入电压信号Vin2均为低电位，即第一输入电压信号Vin1小于增强型背栅ZnO NW FET_1的阈值电压(增强型背栅ZnONW FET_1的阈值电压为一正电压)并且第二输入电压信号Vin2小于增强型背栅ZnO NW FET_2的阈值电压(增强型背栅ZnO NW FET_1的阈值电压为一正电压)时，增强型背栅ZnO NW FET_1和增强型背栅ZnO NW FET_2都处于截止状态，此时输出端A点处于高电位。当第一输入电压信号Vin1和第一输入电压信号Vin2至少有一个为高电位，即其中的一个输入电压信号大于其对应的增强型背栅ZnO NW FET的阈值电压时，其相应的增强型背栅ZnONW FET就处于开启状态，此时输出端A点处于低电位。可以看出，第一输入电压信号Vin1或第二输入电压信号Vin2处于高电位时，则输出端输出的电压信号Vout就处于低电位，从而形成DCFL或非门逻辑单元电路。
其中耗尽型背栅ZnO NW FET或增强型背栅ZnO NW FET，如图2所示，包括：
栅氧介质SiO2，利用PECVD(等离子体增强化学气相沉积)生长于P+-Si衬底的正面；
背栅电极，通过蒸发金属形成于P+-Si衬底的背面；
规则的周期性排列的十字型定位标记(图3中未示出)，通过依次光刻定位标记图形、蒸发金属、剥离金属，形成于P+-Si衬底的正面；
氧化锌纳米线，放置于P+-Si衬底的正面；
源漏电极(图3中分别为源电极、漏电极)，通过依次光刻源漏电极图形、蒸发金属、剥离金属形成于P+-Si衬底的正面；
其中所述增强型背栅氧化锌纳米线场效应晶体管在上述工艺基础上，再进行退火处理，在600℃环境下，退火处理2min，使得原本小于零伏的阈值电压，正向漂移，形成大于零伏的阈值电压。。
图3为本发明一种或非门逻辑电路形成方法的一流程示意图。该或非门逻辑电路包括增强型背栅ZnO NW FET_1、增强型背栅ZnO NW FET_2、以及一耗尽型背栅ZnO NW FET。其中该形成方法包括：
步骤10、增强型背栅ZnO NW FET_1的栅电极作为该或非门逻辑电路的第一输入端，用于接收第一输入电压信号；
步骤20、增强型背栅ZnO NW FET_2的栅电极作为该或非门逻辑电路的第二输入端，用于接收第二输入电压信号；
步骤30、增强型背栅ZnO NW FET_1的源电极耦接至接地点；
步骤40、增强型背栅ZnO NW FET_2的源电极耦接至接地点；
步骤50、耗尽型背栅ZnO NW FET的漏电极耦接至电压源；
步骤60、耗尽型背栅ZnO NW FET的栅电极、源电极、增强型背栅ZnONW FET_1的漏电极、增强型背栅ZnO NW FET_2的漏电极耦接于一点，以该点作为该或非门逻辑电路的输出端，用于输出电压信号。
本发明或非门逻辑电路形成方法，并不局限于上述步骤10-60的实现顺序，步骤10-60可任意调换顺序。
图4为本发明一种或非门逻辑电路形成方法的另一流程示意图。图4以及图4对应的实施例相对于图3以及图3对应的实施例的区别在于还包括：
步骤101、制作耗尽型背栅ZnO NW FET的步骤。
步骤102、制作增强型背栅ZnO NW FET以及增强型背栅ZnO NW FET的步骤。
本发明或非门逻辑电路形成方法，并不局限于上述步骤101、步骤102的实现顺序，步骤101、以及步骤102可任意调换顺序。
图5为图4中步骤101制作耗尽型背栅ZnO NW FET的流程图。
步骤1、栅氧介质的制作。利用PECVD在P+-Si衬底的正面生长栅氧介质SiO2，完成背栅ZnO纳米线场效应晶体管的栅氧介质的制作。
步骤2、背栅电极的制作。在P+-Si衬底的背面蒸发金属，形成背栅电极。
步骤3、定位标记的制作。依次在P+-Si衬底的正面进行光刻定位标记图形、蒸发金属、剥离金属，形成规则的周期性排列的十字型定位标记，为后续的纳米线定位工艺提供十字型定位标记。
步骤4、纳米线的转移和沉积。将氧化锌纳米线材料浸泡于异丙酮溶液中，采用超声降解技术，使氧化锌纳米线从生长衬底表面脱落，悬浮于异丙酮溶液；并将含有氧化锌纳米线的异丙酮溶液滴于P+-Si衬底的正面，完成氧化锌纳米线的转移和淀积。
步骤5、纳米线的定位。观察氧化锌纳米线，利用十字型定位标记，为后续光刻工艺提供氧化锌纳米线的准确位置。
步骤6、源漏电极的制作。依次光刻源漏电极图形、蒸发金属、剥离金属，在P+-Si衬底的正面形成源漏电极。
图6为图4中步骤102制作增强型背栅ZnO NW FET的流程图。增强型背栅ZnO NW FET的制作流程与耗尽型背栅ZnO NW FET的制作流程相似，区别在于，源漏电极制作后，还需进行退火处理。图6相对于图5还包括：
步骤7、退火处理。源漏电极制作后，还需进行退火处理使得ZnO NW FET器件的阈值电压向正向移动，实现大于零伏的增强型阈值电压，从而获得增强型背栅ZnO NW FET。图7为图6中退火处理后的ZnO NW FET器件的转移特性曲线，其表征ZnO NW FET器件在不同栅电压作用下的源漏电流变化曲线。同时，ZnO NW FET器件的阈值电压也可由此曲线得到，从图7可以看出，当栅电压Vgs小于0V时，源漏电流Ids极小，当栅电压Vgs大于0V后，源漏电流Ids逐渐增加，可知器件的阈值电压为增强型。
本发明利用ZnO纳米线材料和ZnO NW FET器件制作技术以及互连技术，实现基于ZnO NW FET的DCFL或非门逻辑电路。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (3)
1.一种或非门逻辑电路，其特征在于，包括：
第一输入端，用于接收第一输入电压信号；
第二输入端，用于接收第二输入电压信号；
第一增强型背栅氧化锌纳米线场效应晶体管，其栅电极耦接至第一输入端，其源电极耦接至接地点；
第二增强型背栅氧化锌纳米线场效应晶体管，其栅电极耦接至第二输入端，其源电极耦接至接地点；
一耗尽型背栅氧化锌纳米线场效应晶体管，其漏电极耦接至电压源，其栅电极、其源电极、所述第一增强型背栅氧化锌纳米线场效应晶体管的漏电极、以及所述第二增强型背栅氧化锌纳米线场效应晶体管的漏电极耦接于一点，以该点作为输出端，用于输出电压信号;
所述耗尽型背栅氧化锌纳米线场效应晶体管和第一增强型背栅氧化锌纳米线场效应晶体管和第二增强型背栅氧化锌纳米线场效应晶体管，包括：
栅氧介质SiO2，利用PECVD生长于P+-Si衬底的正面；
背栅电极，通过蒸发金属形成于P+-Si衬底的背面；
规则的周期性排列的十字型定位标记，通过依次光刻定位标记图形、蒸发金属、剥离金属，形成于P+-Si衬底的正面；
氧化锌纳米线，放置于P+-Si衬底的正面；
源漏电极，通过依次光刻源漏电极图形、蒸发金属、剥离金属形成于所述P+-Si衬底的正面；
其中所述第一增强型背栅氧化锌纳米线场效应晶体管或第二增强型背栅氧化锌纳米线场效应晶体管在上述工艺基础上，再进行退火处理，在600℃环境下，退火处理2min，使得原本小于零伏的阈值电压，正向漂移，形成大于零伏的阈值电压。
2.根据权利要求1所述的或非门逻辑电路，其特征在于，所述电压源为直流电源，且为大于所述第一增强型背栅氧化锌纳米线场效应晶体管的阈值电压的正电压，以及为大于所述第二增强型背栅氧化锌纳米线场效应晶体管的阈值电压的正电压。
3.一种或非门逻辑电路形成方法，该或非门逻辑电路包括第一增强型背栅氧化锌纳米线场效应晶体管、第二增强型背栅氧化锌纳米线场效应晶体管、以及一耗尽型背栅氧化锌纳米线场效应晶体管；其特征在于，该形成方法包括：
所述第一增强型背栅氧化锌纳米线场效应晶体管的栅电极作为该或非门逻辑电路的第一输入端，用于接收第一输入电压信号；
所述第二增强型背栅氧化锌纳米线场效应晶体管的栅电极作为该或非门逻辑电路的第二输入端，用于接收第二输入电压信号；
所述第一增强型背栅氧化锌纳米线场效应晶体管的源电极耦接至接地点；
所述第二增强型背栅氧化锌纳米线场效应晶体管的源电极耦接至接地点；
所述耗尽型背栅氧化锌纳米线场效应晶体管的漏电极耦接至电压源；
所述耗尽型背栅氧化锌纳米线场效应晶体管的栅电极、源电极、所述第一增强型背栅氧化锌纳米线场效应晶体管的漏电极、以及所述第二增强型背栅氧化锌纳米线场效应晶体管的漏电极耦接于一点，以该点作为该或非门逻辑电路的输出端，用于输出电压信号；
所述制作耗尽型背栅氧化锌纳米线场效应晶体管的步骤，包括：
利用PECVD在P+-Si衬底的正面生长栅氧介质SiO2；
在P+-Si衬底的背面蒸发金属，形成背栅电极；
依次在P+-Si衬底的正面进行光刻定位标记图形、蒸发金属、剥离金属，形成规则的周期性排列的十字型定位标记；
将氧化锌纳米线材料浸泡于异丙酮溶液中，采用超声降解技术，使纳米线从生长衬底表面脱落，悬浮于异丙酮溶液；并将含有氧化锌纳米线的异丙酮溶液滴于P+-Si衬底的正面，完成氧化锌纳米线的转移和淀积；
观察氧化锌纳米线，利用十字型定位标记，为后续光刻工艺提供氧化锌纳米线的准确位置；
依次光刻源漏电极图形、蒸发金属、剥离金属，在P+-Si衬底的正面形成源漏电极；
所述制作第一增强型背栅氧化锌纳米线场效应晶体管以及第二增强型背栅氧化锌纳米线场效应晶体管的步骤分别包括：
利用PECVD在P+-Si衬底的正面生长栅氧介质SiO2；
在P+-Si衬底的背面蒸发金属，形成背栅电极；
依次在P+-Si衬底的正面进行光刻定位标记图形、蒸发金属、剥离金属，形成规则的周期性排列的十字型定位标记；
将氧化锌纳米线材料浸泡于异丙酮溶液中，采用超声降解技术，使纳米线从生长衬底表面脱落，悬浮于异丙酮溶液；并将含有氧化锌纳米线的异丙酮溶液滴于P+-Si衬底的正面，完成氧化锌纳米线的转移和淀积；
观察氧化锌纳米线，利用十字型定位标记，为后续光刻工艺提供氧化锌纳米线的准确位置；
依次光刻源漏电极图形、蒸发金属、剥离金属，在P+-Si衬底的正面形成源漏电极；
在600℃下，进行2分钟的退火处理。
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