CN101399545A - 低功率缓冲电路 - Google Patents

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Abstract

一种双输出缓冲电路，用于提供一第一参考电压以及一第二参考电压。双输出缓冲电路中具有一第一缓冲电路一以及一第二缓冲电路。一第一参考电压源耦接于该第一缓冲电路，一第二参考电压源耦接于该第二缓冲电路，同时一二极管电路耦接于该第一缓冲电路的一第一输出端以及该第二缓冲电路的一第二输出端。

Description

低功率缓冲电路
技术领域
本发明涉及一种缓冲电路，特别涉及一种具有电流再利用的低功率缓冲电路。
背景技术
随着越来越多电子产品以及相关技术采用数字化接收、处理以及传递的通信方法，尤其在行动通信以及多媒体的领域上，模拟/数字转换器(analog-to-digital converters，ADC)以及数字/模拟转换器(digital-to-analog converters，DAC)在电子产品中的角色也益形吃重。为了能快速转换出高品质的数字以及模拟信号，ADC以及DAC的设计者往往必须在权宜中进行产品的设计，他们不仅需要在品质与速度间作取舍，同时也必须在产品的功率耗损、噪音表现以及产品尺寸上做出让步。
而在ADC以及DAC电路中，缓冲电路是广被用来对ADC或DAC提供正电压或负电压的重要元件。请参考图1，图1为现有技术中一第一缓冲电路110以及一第二缓冲电路120的电路示意图。为了同时能提供正参考电压以及负参考电压，现有的缓冲电路中第一缓冲电路110用来提供正参考电压，而第二缓冲电路120则用来提供负参考电压。于图1中，第一缓冲电路110包含有一第一放大器111、一第一参考电压源112(耦接于第一放大器111的负极输入端口以及VSS)，一P型金属氧化物半导体(P-typemetal-oxide-semiconductor，PMOS)晶体管113(其栅极耦接于第一放大器111的输出端，其源极耦接于VDD，其漏极则耦接于第一放大器111的正极输入端口)、以及一第一参考电流源114，耦接于P型金属氧化物半导体晶体管113的漏极以及VSS间。第一缓冲电路110可在P型金属氧化物半导体晶体管113的漏极处产生一第一参考输出VREF1。第二缓冲电路120则包含有一第二放大器121、一第二参考电压源122(耦接于第二放大器121的正极输入端口以及VSS)、一P型金属氧化物半导体晶体管123(其栅极耦接于第二放大器121的输出端，其漏极耦接于VSS，其源极则耦接于第二放大器121的负极输入端口)、以及一第二参考电流源124，耦接于P型金属氧化物半导体晶体管123的源极以及VDD间。第二缓冲电路120可在P型金属氧化物半导体晶体管123的源极处产生一第二参考输出VREF2。
请参考图2，图2为利用N型金属氧化物半导体(N-typemetal-oxide-semiconductor，NMOS)晶体管来实现的第一缓冲电路210以及第二缓冲电路220的电路示意图。在图2中，第一缓冲电路210包含有一第一放大器211、一第一参考电压源212(耦接于第一放大器211的正极输入端口以及VSS)，一N型金属氧化物半导体(NMOS)晶体管213(其栅极耦接于第一放大器211的输出端，其漏极耦接于VDD，其源极则耦接于第一放大器211的负极输入端口)、以及一第一参考电流源214，耦接于N型金属氧化物半导体晶体管213的源极以及VSS间。第一缓冲电路210可在N型金属氧化物半导体晶体管213的源极处产生一第一参考输出VREF1。第二缓冲电路220则包含有一第二放大器221、一第二参考电压源222(耦接于第二放大器221的负极输入端口以及VSS)、一N型金属氧化物半导体晶体管223(其栅极耦接于第二放大器221的输出端，其源极耦接于VSS，其漏极则耦接于第二放大器221的正极输入端口)、以及一第二参考电流源224，耦接于N型金属氧化物半导体晶体管223的漏极以及VDD间。第二缓冲电路220可在N型金属氧化物半导体晶体管223的漏极处产生一第二参考输出VREF2。
由上可知，现有技术利用了第一缓冲电路110，210以及第二缓冲电路120，220来提供正参考电压以及负参考电压，然而，这些缓冲电路具有较长的稳态时间(settling time)以及较高的功率耗损。
发明内容
本发明提供一种双输出缓冲电路，用于提供一第一参考电压以及一第二参考电压，双输出缓冲电路包含有一第一缓冲电路，包含有一第一输入端、一第一输出端以及一第一电源端，用来于该第一输出端提供该第一参考电压。该第一电源端耦接于一第一电压供应源。双输出缓冲电路另包含有一第二缓冲电路，包含有一第二输入端、一第二输出端以及一第二电源端，用来在该第二输出端提供该第二参考电压。该第二电源端耦接于一第二电压供应源。双输出缓冲电路另包含有一第一参考电压源，耦接于该第一输入端以及该第二电压供应源，以及一第二参考电压源，耦接于该第二输入端以及该第二电压供应源。双输出缓冲电路另包含一二极管电路，具有一第一端以及一第二端，该第一端耦接于该第一缓冲电路的第一输出端，该第二端耦接于该第二缓冲电路的第二输出端。
附图说明
图1为现有技术中P型金属氧化物半导体(PMOS)缓冲电路的电路示意图。
图2为现有技术中N型金属氧化物半导体(NMOS)缓冲电路的电路示意图。
图3为本发明的双输出缓冲电路的电路示意图。
图4为本发明的双输出缓冲电路一第二实施例的电路示意图。
附图符号说明
110，210                 第一缓冲电路   120，220          第二缓冲电路
                                        121,221
111，211、310，410       第一放大器     320,420           第二放大器
112，212、311，411       第一参考电压源 122,222           第二参考电压源
                                        321,421
113，123                 PMOS晶体管     213，223          NMOS晶体管
114，214                 第一参考电流源 124，224          第二参考电流源
300，400                 双输出缓冲电路 312，412          第一NMOS晶体管
322，422                 第二NMOS晶体管 430               第三NMOS晶体管
D                        二极管          C                       电容。
具体实施方式
请参考图3，图3为本发明一双输出缓冲电路300的电路示意图，双输出缓冲电路300则由电压自VDD至VSS驱动。双输出缓冲电路300包含有一第一放大器310、一第一参考电压源311(耦接于第一放大器310的正极输入端口以及VSS间)，一第一N型金属氧化物半导体(NMOS)晶体管312(其栅极耦接于第一放大器310的输出端，漏极耦接于VDD，其源极则耦接于第一放大器310的负极输入端口)。双输出缓冲电路300另外包含一第二放大器320、一第二参考电压源321(耦接于第二放大器320的负极输入端口与VSS间)、一第二N型金属氧化物半导体(NMOS)晶体管322(其栅极耦接于第二放大器320的输出端，源极耦接于VSS，其漏极则耦接于第二放大器320的正极输入端口)。双输出缓冲电路300另外包含一二极管D以及一电容C，二极管D的第一端耦接于第一N型金属氧化物半导体晶体管312的源极，第二端则耦接于第二N型金属氧化物半导体晶体管322的漏极，电容C则耦接在第一N型金属氧化物半导体晶体管312的源极以及第二N型金属氧化物半导体晶体管322的漏极间。此外，在第一N型金属氧化物半导体晶体管312的源极端或二极管D的第一端取得第一参考电压VREF1，在第二N型金属氧化物半导体晶体管322的漏极端或二极管D的第二端取得第二参考电压VREF2。
实际上，图3中的双输出缓冲电路300亦可具有多种不同的变化形式。举例来说，第一N型金属氧化物半导体晶体管312可以替换成多个串级耦合的N型金属氧化物半导体晶体管，第二N型金属氧化物半导体晶体管322亦可替换成多个串级耦合的N型金属氧化物半导体晶体管。此外，在图3的实施例中，第一N型金属氧化物半导体晶体管312以及第二N型金属氧化物半导体晶体管322皆为N型金属氧化物半导体(NMOS)晶体管，但双输出缓冲电路300亦可在其中使用P型金属氧化物半导体晶体管，而非第一N型金属氧化物半导体晶体管312以及第二N型金属氧化物半导体晶体管322或上述串级耦合的N型金属氧化物半导体晶体管。而在具体实施双输出缓冲电路300时，电容C并非为必要的元件，因此可选择性自双输出缓冲电路300中移除。最后，虽然图3的实施例采用了金属氧化物半导体技术来实现，但亦可以双极晶体管(bipolar)或其它晶体管技术来实现。总而言之，本发明所揭露的范围涵盖了任何具有藉由二极管将两缓冲电路的输出耦合在一起的双输出缓冲电路应用。
请参考图4，图4为本发明双输出缓冲电路400一第二实施例的电路示意图，双输出缓冲电路400则由电压自VDD至VSS驱动。双输出缓冲电路400包含有一第一放大器410、一第一参考电压源411(耦接于第一放大器410的正极输入端口以及VSS间)，一第一N型金属氧化物半导体晶体管412(其栅极耦接于第一放大器410的输出端，漏极耦接于VDD，其源极则耦接于第一放大器410的负极输入端口)。双输出缓冲电路400另外包含一第二放大器420、一第二参考电压源421(耦接于第二放大器420的负极输入端口与VSS间)、一第二N型金属氧化物半导体晶体管422(其栅极耦接于第二放大器420的输出端，源极耦接于VSS，其漏极则耦接于第二放大器420的正极输入端口)。双输出缓冲电路400另外包含一第三N型金属氧化物半导体晶体管430以及一电容C。第三N型金属氧化物半导体晶体管430的栅极以及漏极皆耦接于第一N型金属氧化物半导体晶体管412的源极，而第三N型金属氧化物半导体晶体管430的源极则耦接于第二N型金属氧化物半导体晶体管422的漏极。电容C则耦接在第一N型金属氧化物半导体晶体管412的源极以及第二N型金属氧化物半导体晶体管422的漏极间。第三N型金属氧化物半导体晶体管430可以视为以二极管方式连接的晶体管。此外，在第一N型金属氧化物半导体晶体管412的源极端或第三N型金属氧化物半导体晶体管430的栅极端(或漏极端)取得第一参考电压VREF1，在第二N型金属氧化物半导体晶体管422的漏极端或第三N型金属氧化物半导体晶体管430的源极端取得第二参考电压VREF2。
如前所述，图4中的双输出缓冲电路400亦可具有多种不同的变化态样。举例来说，第一N型金属氧化物半导体晶体管412可以替换成多个串级耦合的N型金属氧化物半导体晶体管，第二N型金属氧化物半导体晶体管422亦可替换成多个串级耦合的N型金属氧化物半导体晶体管。此外，在图4的实施例中，第一N型金属氧化物半导体晶体管412以及第二N型金属氧化物半导体晶体管422皆为N型金属氧化物半导体(NMOS)晶体管，但双输出缓冲电路400亦可在其中使用P型金属氧化物半导体晶体管，而非第一N型金属氧化物半导体晶体管412以及第二N型金属氧化物半导体晶体管422或上述串级耦合的N型金属氧化物半导体晶体管。而在具体实施双输出缓冲电路400时，电容C并非为必要的元件，因此可选择性自双输出缓冲电路400中移除。最后，虽然图4的实施例采用了金属氧化物半导体技术来实现，但亦可以双极晶体管(bipolar)或其它晶体管技术来实现。总而言之，本发明所揭露的范围涵盖了任何具有藉由二极管将两缓冲电路的输出耦合在一起的双输出缓冲电路应用。
如同图3以及图4所示，双输出缓冲电路300以及双输出缓冲电路400分别使用了二极管D以及以二极管方式连接的晶体管430以在第一参考电压VREF1以及第二参考电压VREF2间制造电压差。此外，通过将第一缓冲电路310，410以及第二缓冲电路320，420串级耦接起来，本发明所揭露的双输出缓冲电路300，400不需要如现有技术中的电流源，但却具有「电流再利用」的效应，因此相对于现有技术更可减少功率的耗损。最后，相较于现有技术中的缓冲电路，本发明更具有较快的稳态时间以及更低的阻抗。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (15)

1.一种双输出缓冲电路，用于提供一第一参考电压以及一第二参考电压，其包含有：
一第一缓冲电路，包含有一第一输入端、一第一输出端以及一第一电源端，用来在该第一输出端提供该第一参考电压，其中，该第一电源端耦接于一第一电压供应源；
一第二缓冲电路，包含有一第二输入端、一第二输出端以及一第二电源端，用来于该第二输出端提供该第二参考电压，其中，该第二电源端耦接于一第二电压供应源；
一第一参考电压源，耦接于该第一输入端以及该第二电压供应源；
一第二参考电压源，耦接于该第二输入端以及该第二电压供应源；以及
一二极管电路，具有一第一端以及一第二端，该第一端耦接于该第一缓冲电路的第一输出端，该第二端耦接于该第二缓冲电路的第二输出端。
2.如权利要求1所述的双输出缓冲电路，其中，该第一缓冲电路另包含：
一第一晶体管，具有一第一晶体管端以及一第二晶体管端，该第一晶体管端耦接于该第一电源端，该第二晶体管端耦接于该第一输出端；以及
一放大电路，具有一第一输入端口、一第二输入端口以及一输出端口，该第一输入端口耦接于该第一输入端，该第二输入端口耦接于该第一输出端，该输出端口耦接于该第一晶体管的一控制节点。
3.如权利要求2所述的双输出缓冲电路，其中，该第一晶体管为一金属氧化物半导体晶体管，该控制节点是该第一晶体管的栅极。
4.如权利要求2所述的双输出缓冲电路，其中，该第二缓冲电路另包含：
一第二晶体管，具有一第一晶体管端以及一第二晶体管端，该第一晶体管端耦接于该第二电源端，该第二晶体管端耦接于该第二输出端；以及
一放大电路，具有一第一输入端口、一第二输入端口以及一输出端口，该第一输入端口耦接于该第二输入端，该第二输入端口耦接于该第二输出端，该输出端口耦接于该第二晶体管的一控制节点。
5.如权利要求4所述的双输出缓冲电路，其中，该第二晶体管为一金属氧化物半导体晶体管，该控制节点是该第二晶体管的栅极。
6.如权利要求5所述的双输出缓冲电路，其中，该第一晶体管以及该第二晶体管是P型金属氧化物半导体晶体管。
7.如权利要求5所述的双输出缓冲电路，其中，该第一晶体管以及该第二晶体管是N型金属氧化物半导体晶体管。
8.如权利要求4所述的双输出缓冲电路，其中，该二极管电路包含一金属氧化物半导体晶体管，耦接于该第一输出端以及该第二输出端间。
9.如权利要求8所述的双输出缓冲电路，其中，该二极管电路另包含一电容，耦接于该第一输出端以及该第二输出端间。
10.如权利要求4所述的双输出缓冲电路，其中，该二极管电路包含一双极连接晶体管，耦接于该第一输出端以及该第二输出端间。
11.如权利要求10所述的双输出缓冲电路，其中，该二极管电路另包含一电容，耦接于该第一输出端以及该第二输出端间。
12.如权利要求4所述的双输出缓冲电路，其中，该二极管电路包含一二极管，耦接于该第一输出端以及该第二输出端间。
13.如权利要求12所述的双输出缓冲电路，其中，该二极管电路另包含一电容，耦接于该第一输出端以及该第二输出端间。
14.如权利要求4所述的双输出缓冲电路，其中，该第一缓冲电路另包含一第三晶体管，串级耦接于该第一晶体管，并耦接于该第一电源端。
15.如权利要求4所述的双输出缓冲电路，其中，该第二缓冲电路另包含一第四晶体管，串级耦接于该第二晶体管，并耦接于该第二电源端。
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