CN101388681A - 一种tetra收发信机及其实现方法 - Google Patents

Abstract

本发明公开了一种TETRA收发信机及其实现方法，收发信机包括宽带射频前端部件和载波处理板，宽带射频前端部件包括接收通道和发射通道，接收通道包括依次联接的射频接收滤波器、低噪声放大器、下变频器、接收用中频滤波器和中频自动增益控制放大器；发射通道包括依次联接的发射用中频滤波器、中频放大器、上变频器、射频发射滤波器和射频功率放大器；所述的载波处理板包括模数转换模块、数模转换模块，现场可编程门阵列器件和数字信号处理器和时钟单元。本发明具有较高的性能、较高的灵活性、对信号变化适应较强、系统硬件结构易于模块化、结构化设计，硬件平台结构简单、并且具有很高的通用性、易于系统功能的扩展和升级等特点。

Description

一种TETRA收发信机及其实现方法

技术领域

本发明涉及一种TETRA收发信机及其实现方法，具体地说，一种采用软件无线电技术的宽带数字中频收发信机及其实现方法，应用于数字集群通信系统中，作为集群系统基站的收发信机。

背景技术

目前国际上有多种数字集群通信体制，我国业界倾向于采用iDEN、TETRA和FHMA这三种技术体制，这三种技术体制各有所长，TETRA采用开放式信令，组网灵活；iDEN较为成熟，而FHMA则设计新颖。其中iDEN系统和TETRA系统是信息产业部批准的我国“数字集群移动通信系统体制”电子行业推荐性标准的两种体制。TETRA是ETSI制定的标准，其协议标准完全公开，国外一些厂商如Motorola，Nokia等已早已推出相应的产品，我国则尚未有相应产品问世。

从国外现有的TETRA数字集群产品来看，其基站和手持终端产品收发信机均采用图1所示传统的基带数字化解决方案，采用该方案的主要缺点是：

1)TETRA系统采用TD/FDMA复用方式，对于不同载频的信道，均需占用一套单独的射频收发信机和基带处理设备接收，基站的硬件结构复杂，不利于维护和降低成本；

2)采用基带数字化收发信机设计，由于模拟正交解调器或解调器固有的同相和正交支路幅度和相位不平衡性，会导致相应的系统性能损失；

3)系统的数字化和软件化程度较低，灵活性较差，不易于系统功能扩展和升级；

4)专用化、硬件化的设计不利于不同通信系统间的互联互通。

发明内容

本发明的目的在于为克服现有技术的不足，而提供一种TETRA收发信机及其实现方法。

本发明之一种TETRA收发信机的技术解决方案为：一种TETRA收发信机，其特征包括宽带射频前端部件和载波处理板，所述的宽带射频前端部件包括接收通道和发射通道，所述的接收通道包括依次联接的射频接收滤波器(RF BPF)、低噪声放大器(LNA)、下变频器、接收用中频滤波器(IF BPF)和中频自动增益控制放大器(AGC)，所述的射频接收滤波器(RF BPF)与天线双工器联接；所述的发射通道包括依次联接的发射用中频滤波器(IF BPF)、中频放大器(Amp)、上变频器、射频发射滤波器(RF BPF)和射频功率放大器(PA)，所述的射频功率放大器(PA)与天线双工器联接；所述的载波处理板包括模数转换模块(高速ADC)、数模转换模块(高速DAC)，现场可编程门阵列器件(FPGA)和数字信号处理器(DSP)和时钟单元，所述的模数转换模块(高速ADC)与前述接收通道的中频自动增益控制放大器(AGC)联接，所述的数模转换模块(高速DAC)与前述发射通道的发射用中频滤波器(IF BPF)联接；现场可编程门阵列器件(FPGA)联接于模数转换模块(高速ADC)、数模转换模块(高速DAC)与数字信号处理器(DSP)之间；数字信号处理器(DSP)的另一端与逻辑链路控制层(LLC)联接；所述的时钟单元设有分别与宽带射频前端部件、模数转换模块(高速ADC)、数模转换模块(高速DAC)、现场可编程门阵列器件(FPGA)、数字信号处理器(DSP)联接并为其提供同源时钟的各端口。

宽带射频前端部件(宽带射频收发信机)完成对无线信号的放大、变频和滤波等处理功能：在接收通道(宽带射频接收机)，接收来自天线双工器整个上行频段的所有载波信号，将整个频段的载波信号搬移到固定的一个中频上，并对整个频段的合成信号进行自动增益控制和放大，最后输出给载波处理板；在发射通道(宽带射频发射机)，接收来自载波处理板的整个下行频段的载波信号，将其进行频谱搬移到射频频段，并进行线性化功率控制放大，最后通过天线双工器发射。

载波处理板完成对宽带中频信号的A/D、D/A，数字信号处理等功能：在接收端，载波处理板接收来自接收通道(宽带射频接收机)的信号，对整个上行频段的载波信号进行采样，并输送给后端的数字信号处理器件，完成整个物理层的信号处理；在发射端，载波处理板接收来自上一层协议处理设备的数据包，完成整个物理层的信号处理，最后生成数字合成中频调制信号，通过D/A产生模拟中频调制信号输送给发射通道(宽带射频发射机)。

本发明之一种TETRA收发信机的进一步技术解决方案是：所述载波处理板的现场可编程门阵列器件(FPGA)包括设有多个载波信道的接收信道和发射信道；所述接收信道的载波信道包括数字正交下变频器、CIC抽取滤波器、多级HB滤波器以和数字低通滤波器，所述的数字正交下变频器包括两个用于完成信号混频的数字乘法器和一个用于产生两路相互正交的载波数字载波发生器NCO；所述发射信道的载波信道包括RRC滤波器、低通滤波器、多级HB内插滤波器、CIC内插滤波器和数字正交上变频器，所述的数字正交上变频器包括两个用于完成信号混频的数字乘法器和一个用于产生两路相互正交的载波数字载波发生器NCO。对于接收信道，完成宽带信号的数字化正交下变频、信道化滤波、降采样，输出对应不同载波信道的低采样速率窄带数字信号。对于发射信道，完成低采样速率窄带数字信号的内插、数字化正交上变频和数字合成，输出宽带中频数字信号。

本发明之一种TETRA收发信机的进一步技术解决方案是：所述载波处理板的现场可编程门阵列器件(FPGA)设有接收用基带数字信号处理装置和发射用基带数字信号处理装置，所述接收用基带数字信号处理装置包括依次联接的残留频偏校正模块、SRRC匹配滤波模块、码元同步模块、差分解调及判决模块和时隙同步数据帧输出模块；所述发射用基带数字信号处理装置包括依次联接的时隙成帧模块、基带差分调制模块、内插模块和SRRC匹配滤波模块。对于接收方面，基带数字信号处理装置对来自数字化前端的窄带数字信号进行残留载波频率、相位调整、数字化增益调整、成型匹配滤波、码元同步、π/4DQPSK差分解调和判决等处理，输出解调后的原始数据信息；对于发射方面，基带数字信号处理装置对原始数据信息进行π/4DQPSK调制，成型匹配滤波等处理，输出I/Q两路已调基带数字信号。

本发明之一种TETRA收发信机的实现方法的技术解决方案为：(1)收信机的实现方法包括如下步骤：宽带射频前端部件接收天线双工器的信号，经过滤波后低噪声放大，将接收信号向下变频移动一个固定的中频上，变成中频信号后经增益放大后传送至载波处理板，后经模数转换后传送至FPGA器件，FPGA器件对接收来的中频接收信号进行可编程式的处理后再传送至DSP器件，DSP器件对接收信号进行数字化处理传送至上层控制端；(2)发信机的实现方法包括如下步骤：上层控制端的发射信号传送至DSP器件，DSP器件数字化处理后再将发射信号传送至FPGA器件，FPGA器件对发射信号进行可编程式处理再传送至数模转换模块，经数模转换后传送至宽带前端处理部件，经中频滤波、放大后将发射信号向上移动到一个频率更高的射频段，射频信号经发射滤波和功率放大后传送至天线双工器。

本发明之一种TETRA收发信机的实现方法的进一步技术解决方案为：(1)收信机的FPGA器件的处理过程包括多个载波信道的接收过程，所述的接收过程包括数字正交下变频、CIC抽取滤波、多级HB滤波和数字低通滤波的过程，所述的数字正交下变频包括两个用于完成信号混频的数字乘法器和一个用于产生两路相互正交的载波数字载波发生器NCO，NCO产生两路相互正交的载波，数字乘法器完成信号混频；(2)发信机的FPGA器件的处理过程包括多个载波信道的发射过程，所述的发射过程包括RRC滤波、低通滤波、多级HB内插滤波、CIC内插滤波和数字正交上变频，所述的数字正交上变频包括两个用于完成信号混频的数字乘法器和一个用于产生两路相互正交的载波数字载波发生器NCO，NCO产生两路相互正交的载波，数字乘法器完成信号混频。

本发明之一种TETRA收发信机的实现方法的进一步技术解决方案为：(1)收信机的FPGA器件包括接收用基带数字信号处理过程，所述的接收用基带数字信号处理过程包括依次实现的残留频偏校正、SRRC匹配滤波、码元同步、差分解调及判决和时隙同步数据帧输出的过程；(2)发信机的FPGA器件包括发射用基带数字信号处理过程，所述的发射用基带数字信号处理过程包括依次实现的时隙成帧、基带差分调制、内插和SRRC匹配滤波的过程。

与现有技术相比，本发明的有益效果是：

1)性能较高：同基带数字化相比，由于采用中频数字化消除了模拟正交解调器或解调器固有的同相和正交支路幅度和相位不平衡性带来的性能损失；

2)具有较高的灵活性，对信号变化(如调制方式、速率等)适应较强，对无线通信系统的空中接口协议更改的适应性强；

3)系统硬件结构易于模块化、结构化设计，硬件平台结构简单，并且具有很高的通用性，易于系统功能的扩展和升级；

4)由于大部分功能都在FPGA/DSP内部实现，芯片间的接口大大简化，这易于系统功能调整和维护；

5)同现有的元器件生产技术水平相符，可以合理充分采用现有的硬件资源。

下面结合附图和具体实施例对本发明作进一步描述。

附图说明

图1是常用基带数字化数字集群基站收发信机的结构框图；

图2是本发明一种TETRA收发信机具体实施例结构框图；

图3是本发明具体实施例宽带射频前端部件结构框图；

图4a是本发明具体实施例FPGA接收信道的载波信道结构框图；

图4b是本发明具体实施例FPGA发射信道的载波信道结构框图；

图5是本发明具体实施例接收用基带数字信号处理装置结构框图；

图6是本发明具体实施例发射用基带数字信号处理装置结构框图。

具体实施方式

为了更充分理解本发明的技术内容，下面结合附图和具体实施例对本发明的技术方案进一步介绍和说明。

如图2至图6所示，本发明一种TETRA收发信机，包括宽带射频前端部件1和载波处理板2，宽带射频前端部件1包括接收通道11和发射通道12，接收通道11包括依次联接的射频接收滤波器(RF BPF)111、低噪声放大器(LNA)112、下变频器113、接收用中频滤波器(IF BPF)114和中频自动增益控制放大器(AGC)115，射频接收滤波器(RF BPF)111与天线双工器4联接；发射通道12包括依次联接的发射用中频滤波器(IF BPF)125、中频放大器(Amp)124、上变频器123、射频发射滤波器(RF BPF)122和射频功率放大器(PA)121，射频功率放大器(PA)121与天线双工器4联接；载波处理板2包括模数转换模块(高速ADC)21、数模转换模块(高速DAC)22，现场可编程门阵列器件(FPGA)23和数字信号处理器(DSP)24和时钟单元25，模数转换模块(高速ADC)21与前述接收通道11的中频自动增益控制放大器(AGC)115联接，数模转换模块(高速DAC)22与前述发射通道12的发射用中频滤波器(IF BPF)125联接；现场可编程门阵列器件(FPGA)23联接于模数转换模块(高速ADC)21、数模转换模块(高速DAC)22与数字信号处理器(DSP)24之间；数字信号处理器(DSP)的另一端与逻辑链路控制层(LLC)3联接。所述的时钟单元25设有分别与宽带射频前端部件1、模数转换模块(高速ADC)21、数模转换模块(高速DAC)22、现场可编程门阵列器件(FPGA)23、数字信号处理器(DSP)24联接并为其提供同源时钟的各端口。806～821MHz频率范围内的接收信号通过天线和双工器输入到射频带通滤波器，射频带通滤波器通带中心频率为813.5MHz，通带带宽为15MHz，滤波后的信号被其后的低噪声放大器通过宽带下变频器，整个15MHz频谱范围内的信号被搬移到70MHz中频，中频滤波器的通带宽度同样为15MHz，信号经过中频滤波后最后经AGC放大输出与后端ADC输入幅度匹配的宽带模拟中频信号。这里中频选择70MHz，一方面对后续数字信号处理器件要求较低，同时也可以具有较好的性能(如镜像和组合干扰较易小出)。发射通道由宽带中频滤波器、中频放大器、上变频器、射频发射滤波器和射频线性化高功放等组成。在载波处理板内部不同载波信道经过数字合成形成70MHz中频15MHz带宽的宽带数字信号，该信号经DAC后形成70MHz中频15MHz带宽的宽带模拟中频信号，该信号经中频滤波和放大后，通过上变频器搬移到851～866MHz范围内的射频信号，该信号通过射频滤波和线性化功率放大后通过双工器由基站天线发射。高速ADC实现对宽带中频信号采样，为了降低采样率同时降低后续数字信号处理器件的负担，对宽带中频信号采用欠采样。高速DAC实现对数字宽带中频信号的模拟重构，输出模拟宽带中频信号。FPGA完成数字化前端信号处理、基带信号处理、TDMA数据成帧和解帧等所有计算密集的信号处理工作，它具有处理能力强，可重载配置等特点，可以随时根据需要修改其中的算法软件，对整个基站灵活性、可扩展性等性能的提高具有很大的意义。DSP完成信道编解码等工作，同时负责同上一层(LLC层)的数据交互等工作。

载波处理板的现场可编程门阵列器件(FPGA)包括设有多个载波信道的接收信道和发射信道；接收信道的载波信道包括数字正交下变频器520、CIC抽取滤波器521、多级HB滤波器522以和数字低通滤波器523，数字正交下变频器520包括两个用于完成信号混频的数字乘法器和一个用于产生两路相互正交的载波数字载波发生器NCO。正交下变频以后的信号虽然仍然包含很宽的频谱信号，但是对于本载波信道真正有用的只是靠近直流部分很窄的一部分，这部分信号可以用较低的采样率表示。CIC抽取滤波一方面率除高频信号，起着低通抗混迭滤波的作用，同时对滤波后的信号进行抽取，降低信号的采样速率。CIC滤波器的结构简单，运算量较小，尤其适合于高倍采样率变化，但是由于其滤波特性的通带末端具有较高的滚降，为了防止通带信号的高频部分会受到衰减，一般CIC抽取后的采样率相对于基带信号带宽仍然较高，因此后续采用多级HB滤波器实现对信号的进一步抽取。HB滤波器同样具有结构简单计算量较小的特点，但是一个HB滤波器一次只能对信号进行2倍的抽取会内插，因此这里采用多级(2～3级)HB滤波器。HB抽取滤波后的信号采样率一般为8～16倍左右的码元速率，比较适合于后端的基带处理，其后的低通滤波器起着对信号与滤波的作用，其目的是滤除有小信号频段外的噪声和其他残余信号，降低对基带部分RRC滤波器的性能要求。

发射信道的载波信道包括RRC滤波器514、低通滤波器513、多级HB内插滤波器512、CIC内插滤波器511和数字正交上变频器510，数字正交上变频器包括两个用于完成信号混频的数字乘法器和一个用于产生两路相互正交的载波数字载波发生器NCO。其输入端为差分编码调制后的码元符号，为了对码元符号进行符号成型，先对码元符号进行补零内差，然后进行成型滤波。成型滤波器后的低通滤波器进一步滤除信号中的带外分量，降低信号的邻道干扰。其后的HB、CIC滤波器和正交上变频器正好起着和接收信道相反的作用。

现场可编程门阵列器件(FPGA)23设有接收用基带数字信号处理装置和发射用基带数字信号处理装置，接收用基带数字信号处理装置包括依次联接的残留频偏校正模块610、SRRC匹配滤波模块611、码元同步模块612、差分解调及判决模块613和时隙同步数据帧输出模块614；发射用基带数字信号处理装置包括依次联接的时隙成帧模块620、基带差分调制模块621、内插模块622和SRRC匹配滤波模块623。在接收方面，整个上行频段的宽带信号经过数字前端信道化滤波和降采样后形成对应不同载频信道的窄带I/Q基带信号，由于多普勒频移和移动台本振频率误差的影响会导致接收信号载波频率和本地载波频率存在较大的频偏。本收发信机采用

调制方式，在接收端一般采用非相干差分解调的方法，不需要接收端恢复出相干载波，允许接收端本振频率和发射端载波频率存在一定范围内的频差，但是当频差较大时会导致误码率增大，进一步地当频差超出允许范围时将无法解调出原始数据。因此，接收通道基带数字信号处理部分首先对来自数字前端的对应每个载频的基带信号进行残余载频估计，根据估计结果利用复信号混频的方法对残余频偏进行修正，其后的平方根升余弦滤波器对载频调整后的基带信号进行匹配滤波。为了正确解调信号，必须进行码元同步，本数字集群采用TDMA突发接入方式，对码元同步时间要求比较严格(要求开始码元同步到进入码元同步状态的时间不能超过TDMA时隙规定的保护序列长度)，完全采用反馈调整的码同步方案难以满足其同步时间要求；而完全采用前馈的码元同步误差提取算法，则当接收信号的码时钟和本地码时钟存在频偏时，如果通信时间较长由于相位误差的累积效果会出现滑码现象(在时隙中多出或少掉一个码元)，容易导致丢包。在本系统中，我们采用了前向估计和反馈调整的码同步算法，在同步起始时刻利用前馈码元同步误差估计算法，快速检测到正确的码元相位，缩短了码同步时间开销，而在后续时间中，根据码元同步误差估计结果，采用增减时钟脉冲的全数字码元相位调整方法实时调整输入信号的码元相位，这样可以有效防止相位误差累计造成的滑码。完成了码元同步后，差分解调模块利用差分方法对

进行解调，输出串行比特流和相应的比特始终，最后时隙同步及数据帧输出模块完成不同训练序列的帧同步，并将同步后的时隙数据按照一定的格式输出到信道解码模块(图中未示出)。在发射方面，基带信号处理部分接收来自信道编码模块(图中未示出)的数据，按照要求进行成帧，基带差分调制模块堆成帧后的数据进行

调制，生成调制后的码元符号对应的I/Q数据，最后对I/Q数据进行内插和平方根升余弦滤波，形成对应码元的基带I/Q信号波形。

本发明之一种TETRA收发信机的实现方法，可参考图1至图6(图1至图6既是结构框图，同时也是表示收发信机实现方法的流程图，因为内容相同，下述内容中不再单独画出附图进行说明)，包括

(1)收信机的实现方法包括如下步骤：

宽带射频前端部件接收天线双工器的信号，经过滤波后低噪声放大，将接收信号向下变频移动一个固定的中频上，变成中频信号后经增益放大后传送至载波处理板，后经模数转换后传送至FPGA器件，FPGA器件对接收来的中频接收信号进行可编程式的处理后再传送至DSP器件，DSP器件对接收信号进行数字化处理传送至上层控制端；

(2)发信机的实现方法包括如下步骤：

上层控制端的发射信号传送至DSP器件，DSP器件数字化处理后再将发射信号传送至FPGA器件，FPGA器件对发射信号进行可编程式处理再传送至数模转换模块，经数模转换后传送至宽带前端处理部件，经中频滤波、放大后将发射信号向上移动到一个频率更高的射频段，射频信号经发射滤波和功率放大后传送至天线双工器。

本发明之一种TETRA收发信机的另一种更具体的实现方法为：

(1)收信机的FPGA器件的处理过程包括多个载波信道的接收过程，所述的接收过程包括数字正交下变频、CIC抽取滤波、多级HB滤波和数字低通滤波的过程，所述的数字正交下变频包括两个用于完成信号混频的数字乘法器和一个用于产生两路相互正交的载波数字载波发生器NCO，NCO产生两路相互正交的载波，数字乘法器完成信号混频；

(2)发信机的FPGA器件的处理过程包括多个载波信道的发射过程，所述的发射过程包括RRC滤波、低通滤波、多级HB内插滤波、CIC内插滤波和数字正交上变频，所述的数字正交上变频包括两个用于完成信号混频的数字乘法器和一个用于产生两路相互正交的载波数字载波发生器NCO，NCO产生两路相互正交的载波，数字乘法器完成信号混频。

本发明之一种TETRA收发信机的第二种更具体的实现方法为：

(1)收信机的FPGA器件包括接收用基带数字信号处理过程，所述的接收用基带数字信号处理过程包括依次实现的残留频偏校正、SRRC匹配滤波、码元同步、差分解调及判决和时隙同步数据帧输出的过程；

(2)发信机的FPGA器件包括发射用基带数字信号处理过程，所述的发射用基带数字信号处理过程包括依次实现的时隙成帧、基带差分调制、内插和SRRC匹配滤波的过程。

以上所述从具体实施例的角度对本发明的技术内容进一步地披露，其目的在于让大家更容易了解本发明的技术内容，但不代表本发明的实施方式和权利保护局限于此，本发明的权利保护范围应于本发明的权利要求书为准。

Claims (6)

1.一种TETRA收发信机，其特征包括宽带射频前端部件和载波处理板，所述的宽带射频前端部件包括接收通道和发射通道，所述的接收通道包括依次联接的射频接收滤波器(RF BPF)、低噪声放大器(LNA)、下变频器、接收用中频滤波器(IF BPF)和中频自动增益控制放大器(AGC)，所述的射频接收滤波器(RF BPF)与天线双工器联接；所述的发射通道包括依次联接的发射用中频滤波器(IF BPF)、中频放大器(Amp)、上变频器、射频发射滤波器(RF BPF)和射频功率放大器(PA)，所述的射频功率放大器(PA)与天线双工器联接；所述的载波处理板包括模数转换模块(高速ADC)、数模转换模块(高速DAC)、现场可编程门阵列器件(FPGA)、数字信号处理器(DSP)和时钟单元，所述的模数转换模块(高速ADC)与前述接收通道的中频自动增益控制放大器(AGC)联接，所述的数模转换模块(高速DAC)与前述发射通道的发射用中频滤波器(IF BPF)联接；现场可编程门阵列器件(FPGA)联接于模数转换模块(高速ADC)、数模转换模块(高速DAC)与数字信号处理器(DSP)之间；数字信号处理器(DSP)的另一端与逻辑链路控制层(LLC)联接；所述的时钟单元设有分别与宽带射频前端部件、模数转换模块(高速ADC)、数模转换模块(高速DAC)、现场可编程门阵列器件(FPGA)、数字信号处理器(DSP)联接并为其提供同源时钟的各端口。

2.根据权利要求1所述的一种TETRA收发信机，其特征在于：所述载波处理板的现场可编程门阵列器件(FPGA)包括设有多个载波信道的接收信道和发射信道；所述接收信道的载波信道包括数字正交下变频器、CIC抽取滤波器、多级HB滤波器和数字低通滤波器，所述的数字正交下变频器包括两个用于完成信号混频的数字乘法器和一个用于产生两路相互正交的载波数字载波发生器NCO；所述发射信道的载波信道包括RRC滤波器、低通滤波器、多级HB内插滤波器、CIC内插滤波器和数字正交上变频器，所述的数字正交上变频器包括两个用于完成信号混频的数字乘法器和一个用于产生两路相互正交的载波数字载波发生器NCO。

3.根据权利要求1或2所述的一种TETRA收发信机，其特征在于：所述载波处理板的现场可编程门阵列器件(FPGA)设有接收用基带数字信号处理装置和发射用基带数字信号处理装置，所述接收用基带数字信号处理装置包括依次联接的残留频偏校正模块、SRRC匹配滤波模块、码元同步模块、差分解调及判决模块和时隙同步数据帧输出模块；所述发射用基带数字信号处理装置包括依次联接的时隙成帧模块、基带差分调制模块、内插模块和SRRC匹配滤波模块。

4.一种TETRA收发信机的实现方法，其特征在于包括

(1)收信机的实现方法包括如下步骤：

宽带射频前端部件接收天线双工器的信号，经过滤波后低噪声放大，将接收信号向下变频移动一个固定的中频上，变成中频信号后经增益放大后传送至载波处理板，经模数转换后传送至FPGA器件，FPGA器件对接收来的中频接收信号进行可编程式处理后再传送至DSP器件，DSP器件对接收信号进行数字化处理传送至上层控制端；

(2)发信机的实现方法包括如下步骤：

上层控制端的发射信号传送至DSP器件，经DSP器件数字化处理后再将发射信号传送至FPGA器件，FPGA器件对发射信号进行可编程式处理再传送至数模转换模块，经数模转换后传送至宽带前端处理部件，经中频滤波、放大后将发射信号向上移动到一个频率更高的射频段，射频信号经发射滤波和功率放大后传送至天线双工器。

5.根据权利要求4所述的一种TETRA收发信机的实现方法，其特征在于

(1)收信机的FPGA器件的处理过程包括多个载波信道的接收过程，所述的接收过程包括数字正交下变频、CIC抽取滤波、多级HB滤波和数字低通滤波的过程，所述的数字正交下变频包括两个用于完成信号混频的数字乘法器和一个用于产生两路相互正交的载波数字载波发生器NCO，NCO产生两路相互正交的载波，数字乘法器完成信号混频；

(2)发信机的FPGA器件的处理过程包括多个载波信道的发射过程，所述的发射过程包括RRC滤波、低通滤波、多级HB内插滤波、CIC内插滤波和数字正交上变频，所述的数字正交上变频包括两个用于完成信号混频的数字乘法器和一个用于产生两路相互正交的载波数字载波发生器NCO，NCO产生两路相互正交的载波，数字乘法器完成信号混频。

6.根据权利要求4或5所述的一种TETRA收发信机的实现方法，其特征在于

(1)收信机的FPGA器件包括接收用的基带数字信号处理过程，所述的接收用基带数字信号处理过程包括依次实现的残留频偏校正、SRRC匹配滤波、码元同步、差分解调及判决和时隙同步数据帧输出的过程；

(2)发信机的FPGA器件包括发射用的基带数字信号处理过程，所述的发射用基带数字信号处理过程包括依次实现的时隙成帧、基带差分调制、内插和SRRC匹配滤波的过程。

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