CN101377763A - 数据处理系统 - Google Patents

Abstract

本发明提供一种数据处理系统，包括具有发起单元(105)的第一半导体集成电路和具有目标单元(112)的第二半导体集成电路，发起单元对目标单元发送请求包，目标单元对发起单元发送响应包，进行分割处理连接。具有对发起单元发送的请求包数量和接收的响应包的数量的差值即可同时并行处理的请求数量计数的可同时并行处理的请求数量计数电路，控制响应包发送数以使上述可同时并行处理的请求数量计数电路的计数值在目标单元能处理的可同时并行处理的请求数量以下。能动态地将可同时并行处理的请求数量变为适当的数，从而抑制发行请求包到取得响应包的最大等待时间。使基于可同时并行处理的请求数量的可变流控制成为可能。

Description

数据处理系统

技术领域

本发明涉及用分割处理接口连接多个半导体集成电路的数据处理系统的分割处理接口控制。

背景技术

对片上系统(SoC)的性能要求或功能要求逐年提高，预计这种情况今后也将继续。伴随于此，集成在SoC上的电路量增加，为了搭载所增加的电路，微细化技术进一步高度化，但是这些由于相乘效果，使掩模成本等SoC的开发费用急剧增加。因此，SoC提供商为了提高收益所需的批量生产数量即合算线近年急速上升，预计该倾向将会继续。即使是现在，也存在全面使用尖端工艺来开发SoC，但还达不到合算线的案件，预想今后这样的案件的比率会进一步提高。

因此，今后为了同时实现尖端工艺制品合算性的确保、个别顾客的应对，预计ASSP和ASIC分离构建体系将扩大，该ASSP和ASIC分离构建体系是用尖端工艺将多个品种中公共的功能作为ASSP进行开发，用廉价工艺将顾客应对部分作为ASIC进行开发的。ASSP(Application Specific Standard Product)意味着将特定领域作为对象，将功能特别化的通用LSI。ASIC(Application Specific Integrated Circuit)意味着为了某特定用途而设计、制造的专用LSAI，也称作定制芯片等。

在ASSP和ASIC分离构架体系中，芯片间传送的重要级高。尤其是从搭载主CPU的ASSP向搭载外围功能的ASIC的访问性能是重要的。以往，作为芯片间接口，常常使用PCI(Peripheral ComponentsInterconnect)等以数十兆赫兹左右工作的并行总线，但是在并行总线中，端子数多，所以芯片成本容易上升，必要的布线多，所以具有搭载芯片的基板的成本容易上升的课题。

因此，将工作频率提高到数百兆赫兹以上，削减端子数的串行接口作为芯片间接口成为必要。在以这样的频率工作的芯片间接口中，采用以数十兆赫兹工作的并行总线的基于握手信号的流控制的安装是困难的。

在专利文献1中公开了如下的接口协议:为了使总线能在高速频率下工作，发行一侧LSI具有将表示接收一侧LSI能同时处理几个指令或同时接收几个数据的值在初始化时被加载的计数器，发行指令或数据时将计数器减量，在收到就绪信号时将计数器增量，如果计数器变为0，就抑制指令或数据的发行。据此，发行一侧LSI不确认来自接收一侧LSI的忙信号，就能对接收一侧LSI进行指令或数据的发行。指令或数据的发行一侧LSI能管理接收一侧LSI的指令缓冲器或数据缓冲器的状态，所以即使总线以高速进行工作，也能不基于握手高效地发行指令或数据。

专利文献2记载的技术中，发送装置11不取得来自响应装置21的响应确认而连续发送信息帧，根据来自计数装置12的最大可同时并行处理的请求数量和已发送的信息帧的数量的一致结果，使接着要发送的信息帧的询问位为“1”进行发送。发送装置11接收来自响应装置的终止位为“1”的响应帧，使其询问位为“0”，不取得数据接收装置的响应确认而再连续发送信息帧。据此，能进行响应未确认的信息帧的连续发送，并且响应确认能立刻发回，提高数据效率。

[专利文献1]日本特开2001-202327号公报

[专利文献2]日本特开平05-336194号公报

发明内容

根据上述专利文献中记载的技术，不依靠握手信号线就能实现流控制，所以能将发起单元(initiator)和目标单元之间的信号的工作高速化。据此，能理解在串行接口，代替基于以往的握手信号的流控制，基于可同时并行处理的请求数量的流控制是有用的。本发明者还进一步研究能有助于从发行请求到取得响应的等待时间的抑制、低耗电的基于可同时并行处理的请求数量的流控制。本发明者与它关联，研究流控制的可变性、可变流控制引起的中断处理延迟的可能性的回避、接口信号的隐秘性的提高等，完成本发明。

本发明的目的在于，实现等待时间的抑制和低耗电的基于可同时并行处理的请求数量的流控制。

本发明的其他目的在于，实现基于可同时并行处理的请求数量的可变流控制成为可能的数据处理系统。

本发明的其他目的涉及芯片间的中断信息的通信，在于避免可变流控制引起的中断处理延迟的可能性。

从本说明书的记述和附图，本发明的上述和其他目的和新的特征变得清楚。

如果简单说明本申请中描述的发明中代表性的概要，就如下所述。

[1]数据处理系统包括具有发起单元的第一半导体集成电路、具有目标单元第二半导体集成电路、连接上述发起单元和上述目标单元的接口信号线，上述发起单元将请求包发送给上述目标单元，上述目标单元将响应包发送给上述发起单元，进行分组的分割处理接口。在该数据处理系统中，上述发起单元具有将上述发起单元发送的请求包的数量和接收的响应包的数量的差分值即可同时并行处理的请求数量计数的可同时并行处理的请求数量计数电路，上述可同时并行处理的请求数量计数电路的计数值成为目标单元能处理的可同时并行处理的请求数量以下地控制响应包发送数。通过该控制，能动态地将可同时并行处理的请求数量变更为适当的数，从而抑制发行请求包到取得响应包的最大等待时间。

[2]在项1中，上述目标单元具有保持能处理的可同时并行处理的请求数量的可同时并行处理的请求数量寄存器时，上述发起单元读出上述可同时并行处理的请求数量寄存器的值，并控制请求包发送数，以使上述读出的值为上述可同时并行处理的请求数量计数电路的计数值以下。据此，按照上述可同时并行处理的请求数量寄存器中设定的值，能控制上述请求包发送数。

[3]在项1中，上述目标单元具有保持能处理的可同时并行处理的请求数量的可同时并行处理的请求数量寄存器时，上述发起单元在上述可同时并行处理的请求数量寄存器中设定可同时并行处理的请求数量，并控制请求包发送数，以使上述设定的值为上述可同时并行处理的请求数量计数电路的计数值以下。据此，发起单元在上述可同时并行处理的请求数量寄存器设定所需的值，能控制上述请求包发送数。

[4]在项1中，上述发起单元使用与请求包相同的传送路线对上述目标单元发送中断包，上述目标单元根据接收的中断包，生成中断信号。据此，关于对从发起单元一侧向目标单元一侧发行的中断请求的中断响应性的等待时间，也能可变控制。

[5]在项1中，上述目标单元使用与响应包相同的包传送路线对上述发起单元发送中断包，上述发起单元根据接收的中断包，生成中断信号。据此，关于对从目标单元一侧对发起单元一侧发送的中断请求的中断响应性的等待时间，也能可变控制。

[6]在项2或3中，上述目标单元具有能保持与上述可同时并行处理的请求数量寄存器中保持的最大可同时并行处理的请求数量对应的数量的信息包的数据的多个缓冲器，切断向没有必要保持与上述可同时并行处理的请求数量寄存器中保持的可同时并行处理的请求数量对应的数量的信息包的数据的缓冲器的电力供给。据此，能有助于响应请求包的目标单元的低耗电。

[7]在项2或3中，上述目标单元具有能保持与上述可同时并行处理的请求数量寄存器中保持的最大可同时并行处理的请求数量对应的数量的信息包的数据的多个缓冲器，切断向没有必要保持与上述可同时并行处理的请求数量寄存器中保持的可同时并行处理的请求数量对应的数量的信息包的数据的缓冲器的时钟供给。据此，能有助于响应请求包的目标单元的低耗电。

[8]在项1中，上述发起单元对上述目标单元供给用于将请求包译码的第一密钥和用于将响应包加密的第二密钥，上述目标单元使用上述第一密钥将收到的请求包译码，使用上述第二密钥将发送的响应包加密。据此，能提高发起单元和目标单元之间的接口信号的隐秘性。

[9]数据处理系统包括具有发起单元的第一半导体集成电路、具有目标单元的第二半导体集成电路、连接上述发起单元和上述目标单元的接口信号线，上述目标单元将请求包发送给上述目标单元，上述目标单元将响应包发送给上述发起单元，进行分组的分割处理接口。上述发起单元具有将发送的读访问的请求包的数量和收到的读访问的响应包的数量的差分值即可同时并行处理的读请求数计数的可同时并行处理的读请求计数电路，上述可同时并行处理的读请求数量计数电路的计数值变为目标单元能处理的可同时并行处理的读请求数量以下地控制读访问的请求包发送数。根据该控制，能将可同时并行处理的请求数量动态地变更为适当的数，从而抑制从发行读访问的请求包到取得响应包的最大等待时间。

[10]数据处理系统包括具有发起单元的第一半导体集成电路、具有目标单元第二半导体集成电路、连接上述发起单元和上述目标单元的接口信号线，上述发起单元将请求包发送给上述目标单元，上述目标单元将响应包发送给上述发起单元，进行分组的分割处理接口。上述发起单元具有将发送的写访问的请求包的数量和收到的写访问的响应包的数量的差分值即可同时并行处理的写请求数量计数的可同时并行处理的写请求数量计数电路，上述可同时并行处理的写请求数量计数电路的计数值变为目标单元能处理的可同时并行处理的写请求数量以下地控制写访问的请求包发送数。根据该控制，能将可同时并行处理的请求数量动态地变更为适当的数，从而抑制从发行写访问的请求包到取得响应包的最大等待时间。

[11]数据处理系统包括具有发起单元的第一半导体集成电路、具有目标单元第二半导体集成电路、连接上述发起单元和上述目标单元的接口信号线，上述发起单元将请求包发送给上述目标单元，上述目标单元将响应包发送给上述发起单元，进行分组的分割处理接口。上述发起单元将表示请求包的传送定时的请求选通信号和请求包发送给目标单元。上述目标单元将表示响应包的传送定时的响应选通信号和响应包发送给发起单元。据此，使用选通信号能可变控制流控制的定时。

[12]数据处理系统包括具有发起单元的第一半导体集成电路、具有目标单元第二半导体集成电路、连接上述发起单元和上述目标单元的接口信号线，上述发起单元将请求包发送给上述目标单元，上述目标单元将响应包发送给上述发起单元，进行分组的分割处理接口。上述目标单元具有保持请求包的接收中使用的信号线条数的请求通道数计存器和响应包的发送中使用的信号线条数的响应通道数计存器。上述发起单元在上述请求通道数计存器中设定表示请求包的发送中使用的信号线条数的值，在上述响应通道数计存器中设定表示响应包的接收中使用的信号线条数的值。据此，能按照通道数计存器的设定值，可变控制流控制中使用的信号线个数。

[13]在项12中，上述发起单元具有将请求包的位数计数的请求计数电路和将响应包的位数计数的响应计数电路，根据上述请求计数电路的计数结果和响应计数电路的计数结果，设定请求包的接收中使用的信号线条数和响应包的接收中使用的信号线条数。

[14]数据处理系统具有分别具有通过分割处理接口进行通信的发起单元和目标单元的第一半导体集成电路和第二半导体集成电路。上述第一半导体集成电路和上述第二半导体集成电路由通信用的信号线连接。上述第一半导体集成电路在使上述第二半导体集成电路的发起单元停止后，变更上述信号线条数。据此，抑制第一半导体集成电路的目标单元无法正常接收请求包的事态，能使信号线个数可变。

[15]数据处理系统具有分别具有通过分割处理接口进行通信的发起单元和目标单元的第一半导体集成电路和第二半导体集成电路。上述第一半导体集成电路和上述第二半导体集成电路由通信用的信号线连接。上述第一半导体集成电路在使上述第二半导体集成电路的发起单元停止后，变更加密中使用的密钥。据此，抑制第一半导体集成电路的目标单元无法正常将请求包译码的事态，能使密钥可变。

[16]数据处理系统具有分别具有通过分割处理接口进行通信的发起单元和目标单元的第一半导体集成电路和第二半导体集成电路。上述第一半导体集成电路和上述第二半导体集成电路由通信用的信号线连接。上述第一半导体集成电路根据上述第一半导体集成电路具有的目标单元的可同时并行处理的请求数量上限值，设定上述第二半导体集成电路的发起单元的可同时并行处理的的请求数量上限值。据此，能抑制第一半导体集成电路的目标单元无法正常响应来自第二半导体集成电路的发起单元的请求包的事态，能使可同时并行处理的请求数量可变。

如果简单说明本申请中描述的发明的代表性的内容，就如下上述。

能实现能有助于等待时间的抑制和低耗电的基于可同时并行处理的请求数量的流控制。

能实现基于可同时并行处理的请求数量的流控制成为可能的数据处理系统。

涉及芯片间的中断信息的通信，能避免可变流控制引起的中断处理延迟的可能性。

附图说明

图1是表示本发明第一实施方式的集成电路A101和集成电路B109的框图。

图2是表示本发明第一实施方式的信号线组AB107和信号线组BA108的图。

图3是表示本发明第一实施方式的分割协议的定时图。

图4是表示本发明第一实施方式的串行请求包的格式的图。

图5是表示本发明第一实施方式的lasz字段和访问对象地址的低位和传送大小的关系的关系图。

图6是表示本发明第一实施方式的串行响应包格式的图。

图7是表示本发明第一实施方式的dss字段的值和访问成功与否以及读数据量的关系的关系图。

图8是表示本发明第一实施方式的串行控制包格式的图。

图9是表示本发明第一实施方式的串行接口的串行请求包和串行控制包的传送情形的图。

图10是表示本发明第一实施方式的串行接口的串行响应包和串行控制包的传送情形的图。

图11是表示本发明第一实施方式的发起单元A105的结构的框图。

图12是表示本发明第一实施方式的寄存器707中包含的寄存器组的图。

图13是表示本发明第一实施方式的目标单元B112的结构的框图。

图14是表示本发明第一实施方式的寄存器B1304中包含的寄存器组的图。

图15是表示本发明第一实施方式的串行接口的初始设定处理的程序流程图。

图16是表示本发明第一实施方式的初始化结束时的寄存器A1107和寄存器B804中包含的各寄存器的值的图。

图17是表示本发明第一实施方式的通道数变更序列的处理流程的流程图。

图18是表示本发明第一实施方式的通道数变更序列的处理流程的流程图。

图19是用于设定本发明第一实施方式的请求通道数和响应通道数的图表。

图20是表示本发明第一实施方式的密钥数变更序列的处理流程的流程图。

图21是表示本发明第二实施方式的集成电路A2101和集成电路B2111的框图。

图22是表示本发明第二实施方式的控制器A2106的结构的框图。

图23是表示本发明第二实施方式的寄存器2210中包含的寄存器组的图。

图24是表示本发明第二实施方式的设备B2116的结构的框图。

图25是表示本发明第二实施方式的寄存器B2406中包含的寄存器组的图。

图26是表示本发明第二实施方式的串行接口的初始设定处理的流程图。

图27是表示本发明第二实施方式的寄存器A2210中包含的各寄存器的值的图。

图28是表示本发明第二实施方式的寄存器B2406中包含的各寄存器的值的图。

图29是表示本发明第二实施方式的通道数变更序列的处理流程的流程图。

符号的说明

101、102:集成电路；105:发起单元；112:目标单元；1101:请求发送控制部；1102:响应接收控制部；1103:中断接收控制部；1104:加密发送部；1105:包计数部；1106:译码接收部；1107:寄存器；1301:译码接收部；1302:加密发送部；1303:请求接收控制部；1304:寄存器；1305:响应发送控制部；1306:中断发送控制部。

具体实施方式

[第一实施方式]

图1是表示本发明一个例子的集成电路A和集成电路B的框图。利用众所周知的形成CMOS(互补型MOS晶体管)或双极型晶体管等的半导体集成电路技术，在单晶硅那样的半导体基板上形成图1所示的集成电路A101和集成电路B109。在本实施方式中，说明本发明的集成电路A101和集成电路B109之间的读访问、写访问和从集成电路B109向集成电路A101的中断通知。

首先，参照附图说明信号线组AB107和信号线组BA108。

图2是表示信号线组AB107和信号线组BA108的图。三态缓冲器201和202是用于切换信号传送方向的三态缓冲器。上拉电阻203是信号线组AB107或者信号线组BA108中包含的信息信号线组不由集成电路A101也不由集成电路B109驱动时，将该信息信号线组的电位固定在高电平的上拉电阻。

信号线组AB107是从集成电路A101将信息传送到集成电路B109的信号线组，信号线组BA108是从集成电路B109将信息传送到集成电路A101的信号线组。信号线组AB107和信号线组BA108由SiP(Systemin Package)内的接合线或凸台或互连导电物、基板上的布线等形成。

信号线组AB107包含一条选通信号1201、2条信息信号组AB1202和2条信息信号组1205。信号线组AB107由集成电路A101的发起单元A105中包含的加密发送部A1104驱动。以下，在本实施方式中，将信息信号组AB1202和信息信号组BA1205称为请求通道，将信息信号组AB1202和信息信号组BA1205的信号线中的在串行包的传送中使用的信号线的条数称为请求通道数。

信号线组BA108包含一条选通信号1203、2条信息信号组AB1204和2条信息信号组BA1205。信号线组BA108由集成电路B109的目标单元B112中包含的加密发送部B1302驱动。以下，在本实施方式中，将信息信号组BA1204和信息信号组BA1205称为响应通道，将信息信号组BA1204和信息信号组BA1205中在传送中使用的信号线的条数称为响应通道数。

但是，信息信号组AB1205由三态缓冲器201和202驱动，以切换传送方向。该信息信号组BA1205在传送方向是从集成电路BA109向集成电路AB101的方向时，属于请求通道，包含在信号线组AB107中，传送方向是集成电路AB101向集成电路BA109的方向时，属于响应通道，包含在信号线组BA108中。

接着，再参照图1说明集成电路A101中包含的模块。

集成电路A101具有CPUA102、存储器A103、INTCA104、发起单元A105、路由器A106的各模块。此外，在集成电路A101上连接有信号线组AB107和信号线组BA108。CPUA102是通过路由器A106访问存储器A103，执行该存储器中保持的程序，由此进行集成电路A101和集成电路B109的控制的处理器。

在此，说明本发明的访问中使用的分割处理接口协议(分割协议)。

集成电路A101内的访问由请求访问的模块发送访问请求，接收到访问请求的模块对已请求访问的模块发送访问响应，由此通过完毕的分割协议来进行。

在本说明书中，将请求访问的模块称作发起单元，将响应访问的电路或模块称作目标单元。有时在一个电路中具有发起单元和目标单元的功能。此外，在本说明书中，将访问请求的数量和访问响应的数量的差值称作可同时并行处理的请求数量。如果可同时并行处理的请求数量是1，对于发起单元发送的访问请求，目标单元发回访问响应之前，发起单元不发送其他的访问请求。如果可同时并行处理的请求数量是2以上，发起单元在接收对已发送的访问请求的访问响应之前，能发送其他的访问请求，目标单元对于已接收的访问请求发回访问响应之前，能接收其他的访问请求。

如果可同时并行处理的请求数量的上限值大，在单位时间内能处理很多的访问请求或访问响应，所以容易提高传送吞吐量。但是，大的可同时并行处理的请求数量意味着为了同时处理很多访问，需要很多电路，意味着电路成本增大。

下面，参照附图，说明集成电路A101内的访问。

图3是表示在集成电路A101内部，分别进行1次写访问和读访问时的定时图。图3的时刻T1到T5是写访问。在写访问中，发起单元输出访问请求的内容即地址“A1”、指令“C1”、写数据“D1”、请求ID“R1”，将表示发送访问请求的请求有效信号转变为高(HIGH)电平(时刻T1)。请求ID是目标单元对发起单元发送访问响应时，为了确定中继该访问响应的路由器A106能确定发送目标的发起单元，而在访问请求中包含发起单元的识别信息。

路由器A106根据地址确定发送目标的目标单元，对该已确定的目标单元再发送发起单元已发送的地址、指令、写数据、请求ID。此时，对该目标单元，声明请求有效信号，通知发送访问请求。

以下，在本说明书中，将输出上述请求有效信号等1位的控制信号的模块使上述控制信号转变为表示是有意义的状态的值表现为“声明”，转变为非有意义的状态的值表现为“取消声明”。此外，1位的控制信号是表示有意义的状态的值表现为“声明”，将1位的控制信号是表示非有意义的状态的值表现为“取消声明”。在本说明书中，地址、指令、写数据、请求ID等表示访问请求内容的信息称作请求包，将状态、读数据、响应有效等表示访问响应内容的信息称作响应包。

为了将在集成电路A101传送的请求包、响应包与在后面描述的集成电路A101和集成电路B109之间传送的请求包、响应包区别，分别称作并行请求包、并行响应包。

另一方面，将在集成电路A101和集成电路B109之间传送的请求包、响应包分别称作串行请求包、串行响应包。

回到集成电路A101内部的访问的说明。

目标单元在时刻T1检测请求有效是否已被声明，并取得地址、指令、写数据、请求ID。然后，对地址“A1”写入写数据“D1”。写访问的时候，访问响应是表示访问是否正常进行的1位的信息。而且，目标单元在写访问完成的时刻T5，声明表示发送访问响应的响应有效信号，同时输出状态“S1”和请求ID“R1”。须指出的是，该访问是写访问，所以表示读数据的信号是无效的。

路由器A106根据请求ID，确定访问响应的发送目标的发起单元，对该确定的发起单元再发送目标单元发送的状态、请求ID、读数据。此时，对该发起单元声明响应有效信号，通知发送访问响应。

下面，说明读访问。从图3的T9到T15是读访问。在读访问中，发起单元输出访问请求的内容即地址“A2”、指令“C2”、请求ID“R2”，将表示发送访问请求的请求有效信号转变为高电平(时刻T9)。

目标单元在时刻T9检测请求有效已被声明，并取得地址、指令、请求ID。然后，从地址“A2”读出读数据“D2”。在读访问时，访问响应是读数据和上述状态信息。然后，目标单元在读访问结束的时刻T15，声明表示访问响应已被发送的响应有效信号，同时输出状态“S1”和请求ID“R2”。

路由器A106根据请求ID，确定访问响应的发送目标的发起单元，对该已确定的发起单元再发送目标单元发送的状态、请求ID、读数据。此时，对该发起单元声明响应有效信号，通知发送访问响应。

回到集成电路A101中包含的模块的说明。

存储器A103是从路由器A106接收请求包，按照该请求包的内容，执行读或写访问，将响应包发送给路由器A106的存储装置。INTCA104是从发起单元A105取得中断信息，将该中断信息中继给CPUA102的中断控制器。发起单元A105是进行路由器A106和集成电路B109之间的访问请求和访问响应的中继的桥电路，同时是将来自集成电路B109的中断请求中继给INTCA104的中断中继电路。路由器A106是中继CPUA102、存储器A103、INTCA104、发起单元A105收发的请求包和响应包的中继电路。

下面，说明集成电路B109中包含的模块。

集成电路B109具有存储器B110、IPB111、目标单元B112、路由器B113、电力控制部B114、时钟控制部B115而构成。此外，在集成电路B109上连接有上述信号线组AB107和上述信号线组BA108。集成电路B109内的访问利用与上述集成电路A101内的访问同样的分割协议进行。在集成电路B109内，目标单元B112和IPB111是发起单元，存储器B110是目标单元。

存储器B110是从路由器B113接收请求包，按照该请求包的内容，执行读或写访问，将响应包发送给路由器B113的存储装置。

IPB111是通过路由器B113访问存储器B110，由此执行预定的处理，将由该处理取得的结果写入存储器B110，还将该处理的结束作为中断信号通知目标单元B112的称作IP(Intellectual Property)模块的电路。

目标单元B112是通过信号线组AB107从集成电路A101接收串行请求包，将该串行请求包变换为并行请求包，将该并行请求包发送给路由器B113的桥电路。目标单元B112是从路由器B113接收并行响应包，将该并行响应包变换为串行响应包，将该串行响应包通过信号线组BA108发送给集成电路A101的桥电路。目标单元B112是从IPB111取得中断信息，将该中断信息通过信号线组BA108发送给集成电路A101的中断中继电路。进而，目标单元B112是通过信号线组AB107从集成电路A101接收串行请求包，根据该串行请求包，生成电力请求信号和时钟请求信号，根据该串行请求包，生成电力请求信号和时钟请求信号，分别提供给电力控制部B114、时钟控制部B115的控制电路。

路由器B113是中继存储器B110、IPB111、目标单元B112收发的并行请求包和并行响应包的中继电路。

电力控制部B114是根据从目标单元B112供给的电力控制信号，供给或切断对IPB111的电力的电力控制电路。时钟控制部B115是根据从上述目标单元B112供给的时钟控制信号，供给或切断对IPB111的时钟的时针控制电路。

接着，说明集成电路A101和集成电路B109之间的传送处理。以下，在本实施方式中，将集成电路A101和集成电路B109之间的由信号线组AB107和信号线组BA108构成的接口称作串行接口。经由该串行接口的访问利用类似上述集成电路A101内的访问的分割协议进行。但是，在串行接口上传送的请求包和响应包是具有与上述并行请求包或并行响应包不同格式的串行请求包和串行响应包。进而，在串行接口上，包含中断信息的串行控制包被传送。以下，将串行请求包、串行响应包、串行控制包总称为串行包。

此外，在本发明的串行接口，作为可同时并行处理的请求数量计算的对象的是串行请求包和串行响应包，串行控制包不是可同时并行处理的请求数量计算的对象。

下面，参照附图，说明串行请求包和串行响应包。

图4是表示串行请求包的格式的图。串行请求包由start、basic、reqrsp、rw、sid、tid、alen、lasz、uadd、tid、wdata的各字段构成。下面说明各字段。

start字段是表示串行包的开始位置的1位的字段。start字段是“1”的位置是串行包的开始位置。

basic字段是表示串行包的种类的1位的字段。basic字段是“1”的包是串行请求包或串行响应包，basic字段是“0”的包是串行控制包。

reqrsp是表示串行包是请求包或响应包的1位的字段。reqrsp是“1”的包是请求包。

rw是表示是读访问或写访问的1位的字段。rw字段是“1”的串行请求包是读访问的串行请求包，rw为“0”的请求包是写访问的串行请求包。

sid是表示流ID的2位的字段。说明sid字段的存在理由和基于发起单元和目标单元的sid字段的处理。一般，连续执行的一系列的访问具有高的空间局部性。执行具有空间局部性的一系列的访问时，在各访问中必须传送的地址只是低位(例如，表示4千字节的地址的位11到位0)，地址高位最初只传送1次就可以。但是，这样省略地址的一部分时，必须补全在目标单元一侧省略的地址。此外，现在一般是一个处理器以分时并列执行多个处理的多任务处理，所以在集成电路中由具有空间局部性的一系列访问构成的访问组常常并列执行多个。因此，在本说明书的串行接口中，作为用于执行上述访问组的字段，具有sid字段。发起单元在具有高的空间局部性的一系列的串行请求包组的sid字段设定相同的值，使用后面描述的alen字段，阻止地址高位的传送，削减串行请求包的位数，提高串行接口的等待时间和吞吐量。目标单元在接收串行请求包时保存sid字段，根据sid字段的值，进行地址补全，进而在发送对应的串行响应包时，输出r_sid字段(后面描述)。

alen是表示地址长度的1位的字段。alen字段是“1”时，地址长度是32位，alen字段是“0”时，地址长度是12位。lasz字段是表示地址低位和传送大小的6位的字段。

参照附图，说明lasz字段和访问对象地址的低位及传送大小的关系。

图5是lasz字段和访问对象地址的低位及传送大小的关系图。

lasz字段的最低位的值是“1”时，传送大小(传送量)是1字节，访问对象地址的位4到位0是lasz字段的位5到位1。

lasz字段低位2位的值是“10”时，传送大小是2字节，访问对象地址的位4到位1是lasz字段的位5到位2，访问对象地址的位0是“0”。

lasz字段的低位3位的值是“100”时，传送大小是4字节，访问对象地址的位4到位2是lasz字段的位5到位3，访问对象地址的位1到0是“00”。

lasz字段的低位4位的值是“1000”时，传送大小是8字节，访问对象地址的位4到位3是lasz字段的位5到位4，访问对象地址的位2到0是“000”。

lasz字段的低位4位的值是“0000”时，传送大小是32字节，访问对象地址的位4到位3是lasz字段的位5到位4，访问对象地址的位2到0是“000”。

uadd字段是表示访问对象地址的高位的7位或27位的字段。uadd字段因alen字段的值而位数不同。alen字段是“0”时，地址长度是12位。此时，uadd字段是7位，表示访问对象地址的位11到位5。alen字段是“1”时，地址长度是32位。此时，uadd字段是27位，表示访问对象地址的位31到位5。

tid字段是用于将串行请求包和串行响应包关联的3位的字段。

本说明书的串行接口支持管道处理。即发起单元的集成电路A101能在接收对已发送的串行请求包的串行响应包之前，发送与上述串行请求包不同的串行请求包。目标单元的集成电路B109能在发送对已接收到的串行请求包的串行响应包之前，接收处理与上述串行请求包不同的串行请求包，但是不保证串行请求包的接收顺序和与它们对应的串行响应包的发送顺序是相同的。目标单元不保证串行响应包的发送顺序的理由是因为缩短发起单元的串行响应包接收等待时间。例如，接着在串行响应包的生成上花费时间的串行请求包，接收在串行响应包的生成上不花费时间的串行请求包时，对于后收到的串行请求包的串行响应包先于对先收到的串行请求包的串行响应包先发送，能缩短发起单元的串行响应包接收等待时间。

集成电路B109在接收串行请求包时，保存tid字节的值，发送对应的串行响应包时，输出r_tid字段(后面描述)。集成电路A101根据r_tid字段，将串行请求包和串行响应包关联。

wdata字段是包含从集成电路A101传送给集成电路B109的写数据的字段。wdata字段只在写访问的串行请求包中存在，在读访问的串行请求包中不存在。

接着，参照附图说明串行请求包的格式。

图6是表示串行请求包格式的图。串行请求包包含start、basic、reqrsp、dss、r_sid、r_tid、rdata的各字段。

start字段是表示串行包的开始位的位置的1位的字段。start字段是“1”的位置是串行包的开始位置。

basic字段是表示串行包的种类的1位的字段。basic字段是“1”的包是串行请求包或串行响应包，basic字段是“0”的包是串行控制包。

reqrsp是表示包是请求包或响应包的1位的字段。reqrsp是“0”的包是响应包。

dss字段是表示访问的成功与否和串行响应包中包含的读数据的量的3位的字段。参照附图，说明dss字段的值、访问成功与否以及读数据的量的关系。

图7是表示dss字段的值、访问成功与否以及读数据的量的关系的图。

dss字段的值是“000”时，串行响应包中包含的读数据的量是0字节，访问成功。即“000”是写访问成功时的dss字段的值。

dss字段的值是“001”时，串行响应包中包含的读数据的量是1字节，访问成功。即“001”是传送大小1字节的读访问成功时的dss字段的值。

dss字段的值是“010”时，串行响应包中包含的读数据的量是2字节，访问成功。即“010”是传送大小2字节的读访问成功时的dss字段的值。

dss字段的值是“011”时，串行响应包中包含的读数据的量是4字节，访问成功。即“011”是传送大小4字节的读访问成功时的dss字段的值。

dss字段的值是“100”时，串行响应包中包含的读数据的量是8字节，访问成功。即“100”是传送大小8字节的读访问成功时的dss字段的值。

dss字段的值是“101”时，串行响应包中包含的读数据的量是32字节，访问成功。即“101”是传送大小32字节的读访问成功时的dss字段的值。

dss字段的值是“110”时，串行响应包中包含的读数据的量是0字节，访问失败。即“110”是读访问或写访问失败时的dss字段的值。

须指出的是，目标单元的集成电路B109输出“111”作为dss字段的值，在本说明书的串行接口中被禁止。

r_sid字段是用于将串行请求包和串行响应包关联的2位的字段。作为目标单元的集成电路B109在接收串行请求包时，保存sid字段的值，在发送对应的串行响应包时，输出r_sid字段的值。作为发起单元的集成电路A101根据r_sid字段的值和后面描述的r_tid字段的值，进行串行请求包和串行响应包的关联。

r_tid字段是用于将串行请求包和串行响应包关联的3位的字段。作为目标单元的集成电路B109在接收串行请求包时，保存tid字段的值，在发送对应的串行响应包时，输出r_tid字段的值。作为发起单元的集成电路A101根据r_tid字段的值和r_sid字段的值，进行串行请求包和串行响应包的关联。

rdata字段是从作为目标单元的集成电路B109向作为发起单元的集成电路A101传送的数据。在串行响应包中存在rdata字段只是读访问成功的情况。

下面，说明串行控制包的格式。

图8是表示串行控制包的格式的图。串行控制包包含start、basic、reqrsp、reccc、intcode的各字段。

start字段是表示串行包的开始位的位置的1位的字段。start字段是“1”的位置是串行包的开始。

basic字段是表示串行包的种类的1位的字段。basic字段是“1”的包是串行请求包或串行响应包，basic字段是“0”的包是串行控制包。

reqrsp是表示串行包是请求包或响应包的1位的字段。

reccc字段是表示串行控制包的种类和中断等级的7位的字段。reccc字段的高位3位表示串行控制包的种类。

reccc字段的高位3位是“100”的串行控制包是包含中断信息的串行控制包。以下，在本说明书中，将包含中断信息的串行控制包称作中断包。

在中断包中，reqcc字段的低位4位是中断等级。中断等级是16阶段，在最高的中断等级，reqcc字段的低位4位是“1111”，在最低中断等级，reqcc字段的低位4位是“0000”。须指出的是，中断包只是请求包，不存在响应包。

reccc字段的高位3位是“000”的串行控制包是使串行接口的发起单元停止的串行控制包。以下，在本说明书中，将使串行接口的发起单元停止的串行控制包称作发起单元停止包。

reccc字段的高位3位是“001”的串行控制包是解除串行接口的发起单元停止的串行控制包。以下，在本说明书中，将解除串行接口的发起单元停止的串行控制包称作发起单元停止解除包。

intcode是只在中断包中存在的16位的字段，包含中断的属性信息。

在此，参照附图，说明串行接口的串行包传送情形。

图9是表示串行接口的串行请求包和串行控制包的传送情形的图，图10是表示串行接口的串行响应包的传送情形的图。本发明的串行接口是输出发送信息的一侧输出表示信息的信号和表示该信息的定时的信号双方的源同步式的接口。

串行请求包与请求选通信号的上升沿同步传送。请求选通信号通过信号线组AB107的选通信号1201，从集成电路A101提供给集成电路B109。在请求通道中，刚才说明的串行请求包从start字段开始按顺序，从请求通道的MSB(Most Significant Bit)按顺序传送。在图9中，用“0”表示start字段。start字段一定使用请求通道的MSB传送。因此，在本发明的串行接口中，与刚才说明的集成电路A101的并行请求包的传送不同，不需要相当于请求有效信号的信号。这是为了减少串行接口的信号线数。本发明的串行接口的目标单元监视请求通道的MSB，从请求通道的MSB变为“0”的时刻，开始串行请求包或串行控制包的接收，通过分析收到的串行包的内容，检测该串行包的最终位(图9的由“F”(Final)表示的位)和下一串行包的开始位置。串行请求包或串行控制包的位数是请求通道数的倍数以外的时候，对请求通道的MSB以外的信号线输出虚拟数据。

同样，串行响应包或串行控制包将start字段由响应通道的MSB传送，以下按basic、reqrsp的顺序，响应通道的MSB一侧为先，依次传送。

此外，在图9中，使用一个选通信号，但是作为选通信号，也能使用由2个LVDS(Low Voltage Differential Signaling)构成的信号组。此时，信号线数在串行接口全体增加2个，但是以其他信号的倍数的频度变化的选通信号低振幅化，工作频率上限容易提高。例如，如果将用LVDS信号传送选通的DDR2-SDRAM控制器的物理层电路作为本发明的串行接口的物理层电路使用，请求通道或响应通道的一条信号线的数据速度能容易提高到每秒800兆位。此时，本实施方式的串行接口的传送吞吐量以请求通道和响应通道的合计变为每秒600兆字节。

回到集成电路A101的说明。参照附图，说明集成电路A101中包含的发起单元A105。

图11是表示发起单元A105的结构的框图。

发起单元A105具有请求发送控制部A1101、响应接收控制部A1102、中断接收控制部A1103、加密发送部A1104、包计数部A1105、译码接收部A1106、寄存器A1107、三态缓冲器201、上拉电阻203而构成。

请求发送控制部A1101是从路由器A106接收并行请求包，在该并行请求包表示寄存器A1107时，将该并行请求包发送给寄存器A1107，在该并行请求包的地址不表示寄存器A1107时，将该并行请求包发送给加密发送部A1104的中继电路。

响应接收控制部A1102是从译码接收部A1106、寄存器A1107接收并行响应包，将该并行响应包发送给路由器A106的中继电路。

中断接收控制部A1103是从译码接收部A1106接收中继包，分析中继包的内容，根据分析结果，生成对INTCA104的中断信号的信息中继电路。

加密发送部A1104是从请求发送控制部A1101接收并行请求包，将该并行请求包变换为串行请求包，进一步将该串行请求包加密，通过信号线组AB107发送给集成电路B109的中继电路。加密发送部A1104中继串行请求包时，一并进行以下的处理。加密发送部A1104在从包计数部A1105供给的串行请求包发送允许信号是取消声明状态时，不进行向集成电路B109的串行请求包的发送。加密发送部A1104每当向集成电路B109的串行请求包的发送结束时，将串行请求包的发送完毕的意思、发送的串行请求包的rw字段的值通知包计数部A1105。加密发送部A1104参照后面描述的请求通道数寄存器A，使用由该寄存器的值指定的数量的信号线组AB107中包含的信息信号线组，发送串行请求包。加密发送部A1104分别参照后面描述的加密功能有效寄存器A的值和加密密钥寄存器A的值，在该加密功能有效寄存器A的值是加密功能有效时，使用由该加密密钥寄存器A指定的密钥，进行串行请求包的加密。

包计数部A1105具有可同时并行处理的请求数量计数器、可同时并行处理的读请求数量计数器、可同时并行处理的写请求数量计数器。

可同时并行处理的请求数量计数器每当从加密发送部A1104通知串行请求包的发送完毕时，使计数值增加1，每当从译码接收部A1106通知串行响应包的接收完毕时，使计数值减少1。但是，可同时并行处理的请求数量计数器在串行请求包的发送和串行响应包的接收同时完毕时，不使计数值变化。此外，可同时并行处理的请求数量计数器在集成电路A101的初始化时变为0。

可同时并行处理的读请求数量计数器每当从加密发送部A1104通知rw字段是“1”的串行请求包的发送结束时，使计数值增加1，从译码接收部A1106通知与上述串行请求包对应的串行响应包的接收结束时，使计数值减少1。但是，可同时并行处理的读请求数量计数器在同时进行rw字段是“1”的串行请求包的发送和与该串行请求包对应的串行响应包的接收时，不使计数值变化。此外，可同时并行处理的读请求数量计数器在集成电路A101的初始化时变为0。

可同时并行处理的写请求数量计数器每当从加密发送部A1105通知rw字段是“0”的串行请求包的发送结束时，使计数值增加1，从译码接收部A1106通知与上述串行请求包对应的串行响应包的接收结束时，使计数值减少1。但是，可同时并行处理的写请求数量计数器在同时进行rw字段是“1”的串行请求包的发送和与该串行请求包对应的串行响应包的接收时，不使计数值变化。此外，可同时并行处理的写请求数量计数器在集成电路A101的初始化时变为0。

包计数部A1105参照后面描述的最大可同时并行处理的请求数量寄存器A的值、后面描述的最大可同时并行处理的读请求数量寄存器A的值、后面描述的最大可同时并行处理的写请求数量寄存器A的值。包计数部A1105在该最大可同时并行处理的请求数量寄存器A的值比上述可同时并行处理的请求数量计数器的值大，且该最大可同时并行处理的读请求数量寄存器A的值比上述可同时并行处理的读请求数量计数器的值更大，并且该最大可同时并行处理的写请求数量寄存器A的值比上述可同时并行处理的写请求数量计数器的值更大时，将对加密发送部A1105的串行请求包发送允许信号保持在声明状态。

译码接收部A1106是通过信号线组BA108从集成电路B109接收串行包，发送给响应接收控制部A1102或中断接收控制部A1103的中继电路。译码接收部A1106在对串行包进行中继时，一并进行以下处理。译码接收部A1106参照后面描述的响应通道计数器A的值，使用由该寄存器指定的数量的信号线组BA108中包含的信息信号组，接收串行包。译码接收部A1106分析从集成电路B109接收的串行包的内容，判断该串行包是串行响应包或中断响应包。译码接收部A1106在接收的串行包是串行响应包时，变换为并行响应包，将该并行响应包发送给响应接收控制部A1102。此时，译码接收部A1106分别参照后面描述的加密功能有效寄存器A和后面描述的译码密钥寄存器A的值，在该加密功能有效寄存器A的值是表示加密功能有效的值时，使用由上述寄存器A指定的密钥，进行译码。

译码接收部A1106在判断收到的串行包是中断包时，将该中断包发送给中断接收控制部A1103。

寄存器A1107是用于保持集成电路A101通过串行接口与集成电路B109之间进行通信所必要的控制信息的存储装置。寄存器A1107分析从请求发送控制部A1101收到的并行请求包，根据分析结果，进行对后面描述的各寄存器的处理，根据处理结果来生成并行响应包，将该并行响应包发送给加密发送部A1102。

下面，参照附图来说明寄存器A1107中包含的寄存器组。图12是表示寄存器A1107中包含的寄存器组的图。

寄存器A1107具有最大可同时并行处理的请求数量寄存器A、最大可同时并行处理的读请求数量寄存器A、最大可同时并行处理的写请求数量寄存器A、加密功能有效寄存器A、加密密钥寄存器A、译码密钥寄存器A、请求通道数寄存器A、响应通道数寄存器A。

最大可同时并行处理的请求数量寄存器A是保持发起单元A105的最大可同时并行处理的请求数量的寄存器。最大可同时并行处理的请求数量寄存器A的值在集成电路A101的初始化时变为1，通过基于CPUA102的写访问，值被更新。

最大可同时并行处理的读请求数量寄存器A是保持发起单元A105的读访问的最大可同时并行处理的请求数量的寄存器。最大可同时并行处理的读请求数量寄存器A的值在集成电路A101的初始化时变为1，通过基于CPUA102的写访问，值被更新。

最大可同时并行处理的写请求数量寄存器A是保持发起单元A105的写访问的最大可同时并行处理的请求数量的寄存器。最大可同时并行处理的写请求数量寄存器A的值在集成电路A101的初始化时变为1，通过基于CPUA102的写访问，值被更新。

加密功能有效寄存器A是设定发起单元A105收发的串行请求包和串行响应包是否加密的寄存器。加密功能有效寄存器A的值是“1”时，加密功能有效，串行请求包和串行响应包分别串行接口上以加密的状态收发。

译码密钥寄存器A是保持译码接收部A1106将密码译码时使用的密钥的寄存器。加密密钥寄存器A是保持加密发送部A1104将串行请求包加密时使用的密钥的寄存器。

请求通道数寄存器A是表示信号线组AB107中包含的信息信号线组的个数的寄存器。请求通道数寄存器A的值在集成电路A101的初始化时变为1，通过基于CPUA102的写访问被更新。响应通道数寄存器A是表示信号线组BA108中包含的信息信号线组的个数的寄存器。响应通道数寄存器的值在集成电路A101的初始化时变为1，通过基于CPUA102的写访问被更新。

下面，参照附图说明目标单元B112的结构。

图13是表示目标单元B112的结构的框图。

目标单元B112具有译码接收部B1301、加密发送部B1302、请求接收控制部B1303、寄存器B1304、响应发送控制部B1305、中断发送控制部B1306、以及三态缓冲器202构成。

译码接收部B1301是参照后面描述的请求通道数寄存器B的值，通过由该寄存器指定数量的信号线组AB107中包含的信息信号组从集成电路A101接收串行请求包的接收电路，将接收到的串行请求包变换为并行请求包，还进行以下的处理。译码接收部B1301分别参照后面描述的加密功能有效寄存器B的值和后面描述的译码密钥寄存器B的值，在该加密功能有效寄存器B的值是表示加密功能有效的值时，使用由上述寄存器B指定的密钥进行串行请求包的译码。译码接收部B1301分析该并行请求包的内容，判断该并行请求包是包含对寄存器B1304的访问请求的并行请求包，还是包含对存储器B110或IPB111的访问请求的并行请求包。如果该并行请求包是包含对寄存器B1304的访问请求的并行请求包，译码接收部B1301就对寄存器B1304发送该并行请求包，如果该并行请求包是包含对存储器B110或IPB111的访问请求的并行请求包，译码接收部B1301就对路由器B113发送该并行请求包。

中断接收控制部B1103是从译码接收部B1301接收并行请求包，将该并行请求包，发送给路由器B113的中继电路。

寄存器B1304是保持集成电路B109通过串行接口与集成电路A101通信所必要的控制信息的存储装置。寄存器B1304是根据从请求接收控制部B1303收到的并行请求包，访问后面描述的寄存器组，根据访问，生成并行响应包，将该并行响应包发送给响应发送控制部B1305的存储装置。

下面，使用图14说明寄存器B1304中包含的寄存器组。

图14是表示寄存器B1304中包含的寄存器组的图。寄存器B1304具有最大可同时并行处理的请求数量寄存器B、最大可同时并行处理的读请求数量寄存器B、最大可同时并行处理的写请求数量寄存器B、加密功能有效寄存器B、译码密钥寄存器B、加密密钥寄存器B、请求通道数寄存器B、响应通道数寄存器B、模块电力控制寄存器B、模块时钟控制寄存器B、以及中断发送有效寄存器B构成。

最大可同时并行处理的请求数量寄存器B是保持目标单元B112能处理的最大可同时并行处理的请求数量的寄存器。最大可同时并行处理的请求数量寄存器B的值在集成电路B109的初始化时变为4，通过写访问，进行更新。但是，该写访问的写数据的值是5以上时，不更新最大可同时并行处理的请求数量寄存器B的值，对加密发送部B1302通知访问失败。

最大可同时并行处理的读请求数量寄存器B是保持目标单元B112能处理的读访问的最大可同时并行处理的请求数量的寄存器。最大可同时并行处理的读请求数量寄存器B的值在集成电路B109的初始化时变为2，通过写访问，进行更新。但是，该写访问的写数据的值是3以上时，不更新最大可同时并行处理的读请求数量寄存器B的值，对加密发送部B1302通知访问失败。

最大可同时并行处理的写请求数量寄存器B是保持目标单元B112能处理的写访问的最大可同时并行处理的请求数量的寄存器。最大可同时并行处理的写请求数量寄存器B的值在集成电路B105的初始化时变为2，通过写访问进行值的更新。但是，当该写访问的写数据的值是3以上时，不更新最大可同时并行处理的写请求数量寄存器B的值而对加密发送部B1302通知访问失败。

加密功能有效寄存器B是设定目标单元B112收发的串行请求包和串行响应包的寄存器。加密功能有效寄存器B的值是“1”时，串行请求包和串行响应包分别以串行接口进行了加密的状态收发。

译码密钥寄存器B是保持译码接收部B1301将串行请求包译码时使用的密钥的寄存器。加密密钥寄存器B是保持加密发送部B1302将串行响应包加密时使用的密钥的寄存器。

请求通道数寄存器B是表示信号线组AB107中包含的信息信号线组的个数的寄存器。请求通道数寄存器B的值在集成电路B109的初始化时变为1，通过写访问更新。响应通道数寄存器B是表示信号线组BA108中包含的信息信号线组的个数的寄存器。响应通道数寄存器B的值在集成电路B109的初始化时变为1，通过写访问进行更新。

模块电力控制寄存器B是表示对IPB111进行电力供给的寄存器。模块电力控制寄存器B的值是“1”时，对电力供给部B114的电力供给信号保持声明状态，模块电力控制寄存器B的值是“0”时，对电力供给部B114的电力供给信号保持取消声明状态。模块电力控制寄存器B的值在集成电路B109的初始化时变为1，通过写访问进行更新。

模块时钟控制寄存器B是表示对IPB111进行时钟供给的寄存器。模块时钟控制寄存器B的值是“1”时，对时钟供给部B115的时钟供给信号保持声明状态，模块时钟控制寄存器B的值是“0”时，对时钟供给部B115的时钟供给信号保持取消声明状态。模块时钟控制寄存器B的值在集成电路B109的初始化时变为1，通过写访问进行更新。

中断发送有效寄存器B是表示是否允许向集成电路A101发送中断包的寄存器。中断发送有效寄存器B的值是“0”时，禁止向集成电路A101发送中断包，中断发送有效寄存器B的值是“1”时，允许向集成电路A101发送中断包。中断发送有效寄存器B的值是在集成电路B109的初始化时变为0，通过写访问进行更新。

响应发送控制部B1305是从路由器B113接收并行响应包，将该并行响应包发送给响应发送控制部B1305的中继电路。

中断发送控制部B1306是从IPB111取得中断发送请求，根据该中断发送请求，生成中断包，将该中断包发送给加密发送部B1302的中断中继电路。

回到目标单元B112的构成要素的说明。

加密发送部B1302是从寄存器B1304和响应发送控制部B1305接收并行响应包，从中断发送控制部B1306接收中断包，将接收到的包变换为串行包，通过信号线组BA108发送给集成电路A101的中继电路，一并进行以下的处理。

加密发送部B1302参照响应通道数寄存器B，使用由该寄存器的值指定的数量的信号线组BA108中包含的信息信号线组，发送串行响应包。加密发送部B1302分别参照加密功能有效寄存器B的值和加密密钥寄存器B的值，在该加密功能有效寄存器B的值是表示加密功能有效的值时，使用由该加密密钥寄存器B指定的密钥，进行串行响应包的加密。加密发送部B1302参照中断发送有效寄存器B的值，在该寄存器的值是不允许中断包的发送的值时，不进行中断包的发送。

以下，说明使用本发明的串行接口，在集成电路A101和集成电路B109之间执行的访问处理、中断处理。

首先，参照附图说明串行接口的初始设定。

图15是表示从集成电路A101和集成电路B109的使用开始到串行接口的初始化完毕的一系列初始设定处理的流程图。在集成电路A101和集成电路B109的使用开始时，对集成电路A101和集成电路B109供给电力(步骤1501)，接着，使用复位信号，进行电路的初始化(步骤1502)。

图16表示步骤1502结束时的寄存器A1107和寄存器B1304中包含的各寄存器的值。图16是表示初始化结束时的寄存器A1107和寄存器B1304中包含的各寄存器的值。

最大可同时并行处理的请求数量寄存器A、最大可同时并行处理的读请求数量寄存器A、最大可同时并行处理的写请求数量寄存器A的各值是1，表示集成电路A101用最大可同时并行处理的请求数量1执行读访问或写访问。而最大可同时并行处理的请求数量寄存器B、最大可同时并行处理的读请求数量寄存器B、最大可同时并行处理的写请求数量寄存器B的各值是1，表示集成电路B109用最大可同时并行处理的请求数量1受理读访问或写访问。

加密功能有效寄存器A和加密功能有效寄存器B的值分别是表示包不加密的“0”。

请求通道数寄存器A和请求通道数寄存器B都表示请求通道数是1，响应通道数寄存器A和响应通道数寄存器B都表示响应通道数是1。

即在步骤1502结束的时刻，集成电路A101必须以可同时并行处理的请求数量1、分别使用一个请求通道和响应通道，在不加密的状态下访问集成电路B109。在该状态下，串行接口的传送能力低，无法通过加密阻止来自外部的访问信息的取得。因此，执行从步骤1503到步骤1507所示的各处理，提高传送能力，能阻止来自外部访问信息的取得。首先，增加能使用的请求通道数和能使用的响应通道数，提高串行接口的传送能力。须指出的是，在初始化结束时，将请求通道数和响应通道数分别初始化为1是为了允许请求通道数和响应通道数为最小限的基板或SiP(System in Package)安装成本低的安装形态。

在本实施方式中，能使用的请求通道数和响应通道数分别是2和4。因此，CPUA102分别通过写访问，对寄存器A1107的请求通道数寄存器A和寄存器B1304的请求通道数寄存器B写入2，对寄存器A1107的响应通道数寄存器A和响应通道数寄存器B写入4(步骤1503)。

在步骤1503的执行开始时，串行接口的最大可同时并行处理的请求数量是1。因此，CPUA102在对向请求通道数寄存器B写入2的第一写访问的串行响应包的接收结束后，发送用于对响应通道数寄存器B写入4的第二写访问的串行请求包。

在集成电路A101发送上述第一写访问的串行请求包的时刻，请求通道数是1，所以集成电路A101使用1个请求通道，发送上述串行请求包。集成电路B109因为在该时刻，响应通道数是1，所以使用一个响应通道发送上述第一写访问的串行响应包。

CPUA102在发起单元A105收到第一写访问的响应包后，对请求通道数寄存器A写入2，使用2个请求通道传送后面描述的第二写访问的串行请求包。

在集成电路A101发送第二串行请求包的时刻，能利用的请求通道数是2，所以集成电路A101使用2个请求通道数，发送上述第二写访问的串行请求包。集成电路B109因为响应通道的个数是1个，所以使用1个响应通道发送上述第二写访问的串行响应包。

CPUA102在发起单元A105收到第二写访问的响应包后，对响应通道寄存器A写入4，使用4个响应通道传送后面描述的接着第二写访问的访问的串行响应包。

接着，将集成电路A101和集成电路B109的加密功能有效化，阻止来自外部的访问信息的取得。首先，集成电路A101实施第三写访问，对寄存器B1304的译码密钥寄存器B写入值，实施第四写访问，对寄存器B1304的加密密钥寄存器B写入值。在集成电路A101内部，CPUA102对寄存器A1107的译码密钥寄存器A写入与对上述译码密钥寄存器B写入的值相同的值，对加密密钥寄存器A写入与对加密密钥寄存器B写入的值相同的值(步骤1504)。

须指出的是，在本实施方式中，对译码密钥寄存器A和译码密钥寄存器B写入的值为“01234567”(16进制)，对加密密钥寄存器A和加密密钥寄存器B写入的值为“89ABCDEF”(16进制)。须指出的是，在实施步骤1504时，能利用的请求通道数和能利用的响应通道数分别是2、4，步骤1504的2次的串行接口上的写访问以这些通道数执行。

接着，集成电路A101执行第五写访问，对寄存器B1304的加密有效寄存器B写入“1”。而在集成电路A101内部，CPUA102在收到该第五写访问的响应包后，对寄存器A1107的加密有效寄存器A写入“1”(步骤1505)。

在开始第五写访问的时刻，集成电路B109的加密功能是无效。因此，形成第五写访问的串行请求包和串行响应包在不加密的状态下在串行接口上传送。

集成电路A101收到第五写访问的串行响应包后，使用密钥“01234567”(16进制)，将串行请求包在加密的状态下在串行接口上传送，使用密钥“89ABCDEF”(16进制)将串行响应包在加密的状态下在串行接口上传送。

在初始设定的最后，使可同时并行处理的请求数量增加，提高集成电路A101的访问执行能力和集成电路B109的访问受理能力，提高串行接口的传送能力。

在一系列的初始设定序列的最后进行可同时并行处理的请求数量设定是因为如果可同时并行处理的请求数量是多个，在集成电路A101结束串行响应包的接收的瞬间，有可能进行串行请求包或其他串行响应包的传送处理，在集成电路A101结束串行响应包的接收的瞬间，如果进行串行请求包或其他串行响应包的传送处理，伴随着上述的通道数变更处理或加密功能有效化处理，存在传送失败的危险。例如，集成电路A101发送串行请求包时，如果由集成电路A101接收伴随着请求通道数变更处理的串行响应包，集成电路A101就在收到伴随着请求通道数变更处理的串行响应包后，在串行响应包发送途中，切换请求通道数，但是集成电路B109无法知道请求通道数切换的定时，所以正常进行串行请求包的接收。

因此，步骤1503和步骤1505必须在可同时并行处理的请求数量1的状态下执行。此外，步骤1504在可同时并行处理的请求数量2的状态下也能执行，但是步骤1504在步骤1505开始前必须结束，所以步骤1504也在可同时并行处理数1的状态下实施。

回到初始设定序列的说明。集成电路A101通过第一、第二、第三读访问，依次读出寄存器B1304的最大可同时并行处理的请求数量寄存器B、最大可同时并行处理的读请求数量寄存器B、最大可同时并行处理的写请求数量寄存器B的值，从各寄存器分别取得值4、值2、值2(步骤1506)。

然后，CPUA102将由第一读访问取得的值4设定为寄存器A1107的最大可同时并行处理的请求数量寄存器A，将由第二读访问取得的值2设定在寄存器A1107的最大可同时并行处理的读请求数量寄存器A，将由第三读访问而取得的值2设定在寄存器A1107的最大可同时并行处理的写请求数量寄存器A(步骤1507)。

以上，本实施方式的初始设定序列结束。通过初始设定序列的执行，串行接口的传送能力提高，能阻止来自外部的访问信息的取得。

在此，对集成电路B109为了支持由最大可同时并行处理的请求数量寄存器B、上述最大可同时并行处理的读请求数量寄存器B、上述最大可同时并行处理的写请求数量寄存器B表示的最大可同时并行处理的请求数量，在目标单元B112中搭载的数据存储电路的量进行说明。

集成电路B109的目标单元B112搭载用于存储从串行请求包取得的访问对象地址和写数据、为了生成串行响应包所必要的读数据的缓冲器。上述地址和写数据缓冲器设置在译码接收部B1301，上述读数据缓冲器设置在加密发送部1302。各缓冲器的数量与对应的可同时并行处理的请求数量寄存器中能设定的最大值的数量相对应。

之所以保持从串行请求包取得的访问对象地址和写数据是因为在本实施方式中，路由器B113不仅受理目标单元B112，还受理来自IPB111的并行请求包，所以无法总无条件接收目标单元B112发送的并行请求包。

保持生成串行响应包所必要的读数据是因为串行接口的最大传送吞吐量比目标单元B112和路由器B113之间的传送吞吐量还低。

集成电路B109的最大可同时并行处理的请求数量是4，所以目标单元B112保持4包从串行请求包抽出的地址信息。集成电路B109的最大可同时并行处理的写请求数量是2，所以目标单元B112保持2个包从串行请求包抽出的写数据。集成电路B109的最大可同时并行处理的读请求数量是2，所以目标单元B112保持2个包串行响应包的生成中使用的读数据。

即在本实施方式中，在最大可同时并行处理的请求数量之外，另外设定最大可同时并行处理的写请求数量，节约2个包的用于存储写数据的缓冲器，在最大可同时并行处理的请求数量之外，另外设定可同时并行处理的读请求数量，节约2个包的用于存储读数据的缓冲器。

接着，根据在集成电路B109中搭载的IPB111生成的中断请求，说明集成电路A101中搭载的CPUA102执行中断处理的过程。

首先，说明集成电路B109一侧的中断处理。IPB111内置工作设定寄存器，如果对该工作设定寄存器，接受写访问，就执行预先决定的处理。然后，如果该处理结束，IPB111就声明中断信号，将处理结束的意思通知目标单元B112的中断发送控制部B1306，停止工作，直到再次在该工作设定寄存器接受写访问。

如果IPB111声明中断请求信号，目标单元B112的中断发送控制部B1306就生成中断包，将该中断包发送给加密发送部B1302。

加密发送部B1302通过串行接口将中断包发送给发起单元A105。此时，加密发送部B1302与加密功能有效寄存器B的状态无关地不加密地发送中断包。此外，加密发送部B1302接收来自中断发送控制部B1306的中断包、来自响应发送控制部B1305的并行响应包双方时，先发送中断包。加密发送部B1302不加密中断包的理由是在后面描述的密钥变更序列的实施中发生来自IPB111的中断请求时，防止中断包的发送慢。此外，加密发送部B1302将中断包比串行响应包先发送是因为通过快速将中断包发送给集成电路A101，快速起动CPUA102的中断处理。

接着，说明集成电路A101一侧的中断处理。发起单元A105的译码接收部A1106从集成电路B109接收串行包，分析该串行包，确定该串行包是中断包，对中断接收控制部A1103再发送中断包。

中断接收控制部A1103分析从译码接收部A1106接收的中断包，声明中断信号，对INTCA104通知中断。此时，根据中断包的reqcc字段的位3到位0，生成中断等级信息，根据中断包的intcode字段，生成中断代码信息，将该中断等级信息和中断代码信息一起提供给INTCA104。

INTCA104声明中断信号，对CPUA102通知发生中断的意思。CPUA102检测中断信号是声明状态，中断现在执行中的处理，执行中断处理程序。CPUA102执行中断处理程序，进行IPB111生成的数据的从存储器B110向存储器A103的复制、IPB111的工作设定寄存器的再设定。

如上那样，根据基于集成电路A101上搭载的CPUA102的控制，能使集成电路B109的IPB111反复工作。

接着，说明基于集成电路A101的集成电路B109的省电力功能的控制。本发明的集成电路B109具有以下的3个省电力机构。第一省电力机构是切断向IPB111的电力供给，第二省电力机构是切断向IPB111的时钟供给，第三省电力机构是切断向目标单元B112的包存储缓冲器的电力和时钟供给。

首先，说明第一省电力机构。集成电路A101对集成电路B109的模块电力控制寄存器B写入值，从而起动和停止第一省电力机构。

目标单元B112在模块电力控制寄存器B保持“0”时，对电力控制部114的电力供给信号为取消声明状态，停止对IPB111的电力供给，在模块电力控制寄存器B保持“1”时，对电力控制部114的电力供给信号为声明状态，进行对IPB111的电力供给。CPUA102对该模块电力控制寄存器B，经由串行接口进行写访问，写入“0”，停止对IPB111的电力供给，写入“1”，进行对IPB111的电力供给。

下面，说明第二省电力机构。集成电路A101对集成电路B109的模块时钟控制寄存器B写入值，从而起动和停止第二省电力机构。目标单元B112在模块时钟控制寄存器B保持“0”时，对时钟控制部115的时钟供给信号为取消声明状态，停止对IPB111的时钟供给，在模块时钟控制寄存器B保持“1”时，对时钟控制部115的时钟供给信号为声明状态，进行对IPB111的时钟供给。CPUA102对该模块时钟控制寄存器B经由串行接口进行写访问，写入“0”，停止对IPB111的时钟供给，写入“1”，进行对IPB111的时钟供给。

下面，说明第三省电力机构。集成电路A101对集成电路B109的最大可同时并行处理的请求数量设定寄存器B、最大可同时并行处理的写请求数量寄存器B、和最大可同时并行处理的读请求数量设定寄存器B写入比该寄存器组保持的值更小的值，从而执行第三省电力机构。目标单元B112只对为了与最大可同时并行处理的请求数量寄存器B相对应所必要的量的地址缓冲器供给电力和时钟。目标单元B112只对为了与最大可同时并行处理的请求数量寄存器B和最大可同时并行处理的写请求数量寄存器B中小的一方的值相对应所必要的量的写数据缓冲器供给电力和时钟。目标单元B112只对为了与最大可同时并行处理的请求数量寄存器B和最大可同时并行处理的读请求数量寄存器B中小的一方的值相对应所必要的量的读数据缓冲器供给电力和时钟。

在本实施方式中，串行接口的初始化结束的时刻的最大可同时并行处理的请求数量寄存器B的值是4，最大可同时并行处理的写请求数量寄存器B的值是2，最大可同时并行处理的读请求数量寄存器B的值是2。因此，在串行接口的初始化结束的时刻的目标单元B112内部，对2个包的写数据缓冲器供给电力和时钟，对4包的地址缓冲器供给电力和时钟，对2个包的读数据缓冲器供给电力和时钟。

如果从该状态对最大可同时并行处理的请求数量寄存器B写入1，就成为在目标单元B112的地址缓冲器、写数据缓冲器和读数据缓冲器，分别对1个包的缓冲器供给电力和时钟的状态，比初始化结束的时刻更削减各缓冲器消耗的电力。

须指出的是，CPUA102为了避免伴随着集成电路A101和集成电路B109之间的可同时并行处理的请求数量的不一致的串行接口问题的发生，在最大可同时并行处理的请求数量寄存器A设定最大可同时并行处理的请求数量寄存器B的值，在最大可同时并行处理的读请求数量寄存器A设定最大可同时并行处理的读请求数量寄存器B的值，在最大可同时并行处理的写请求数量寄存器A设定最大可同时并行处理的写请求数量寄存器B的值。

下面，说明通道数变更处理。进行通道数变更的理由如下所述。在写访问中，写数据从集成电路A101传送给集成电路B109。因此，请求通道数多的一方传送时间短，所以是希望的。而在读访问中，读数据从集成电路B109传送给集成电路A101。因此，响应通道数多的一方传送时间短，所以是希望的。

但是，请求通道数或响应通道数直接关系到集成电路或搭载集成电路的基板成本，所以从成本的观点上来看，希望请求通道数或响应通道数少。

如果着眼于集成电路的工作，集成电路具有主要执行读访问的时间带和主要执行写访问的时间带。在本实施方式中，集成电路A101在IPB111的寄存器设定数据而起动时，在串行接口上执行写访问，IPB111的处理结束，从存储器B110读出IPB111生成的数据时，在串行接口上执行读访问。

因此，如果改变传送方向而设计请求通道数或响应通道数，按照工作状况设定传送方向，按照该设定，设定集成电路A101的请求通道数寄存器A和响应通道数寄存器A、集成电路B109的请求通道数寄存器B和响应通道数寄存器B，在成本制约的范围内能提高传送性能。

以下，参照附图说明集成电路A101请求通道数变更为4，响应通道数变更为2，改善写访问的传送性能时的工作。

图17是表示通道数变更序列的流程的流程图。CPUA102在通道数变更之前，在完全接收对发行完毕的并行请求包的并行响应包之前，停止新的并行请求包的发送，CPUA102的可同时并行处理的请求数量变为0(步骤1701)。在本实施方式中，除了中断包的传送之外的串行接口上的访问全部是基于CPUA102的访问，所以如果CPUA102的可同时并行处理的请求数量变为0，串行接口的可同时并行处理的请求数量变为0。

接着，集成电路A101对中断发送有效寄存器B写入“0”，停止从集成电路B109向集成电路A101的中断包的传送(步骤1702)。接着，集成电路A101对集成电路B109发送用于对响应通道数寄存器B写入2的串行请求包(步骤1703)。

集成电路B109发送对该串行请求包的串行响应包，在发送刚结束后停止响应通道中的2个的驱动，变为高阻抗。在集成电路A101内部，CPUA102在该串行响应包的接收结束之后，在响应通道数寄存器A设定2(步骤1704)。

在步骤1504结束的时刻，请求通道数和响应通道数分别是2。在请求通道和响应通道都不包含的2条信号线利用上拉电阻203的作用，开始向HIGH电平转变。

接着，集成电路A101对集成电路B109发送用于对请求通道数寄存器B写入4的串行请求包(步骤1705)。集成电路B109发送对该串行请求包的串行响应包。在集成电路A101内部，CPUA102在该串行响应包的接收结束后，在请求通道数寄存器A设定4(步骤1706)。须指出的是，该串行响应包由2个响应通道传送。

集成电路A101在步骤1506接收到串行响应包之后，开始在步骤1504中集成电路B109停止驱动的2条信号线的驱动(步骤1707)。

在步骤1507结束的时刻，请求通道数是4，响应通道数是2。据此，与初始设定序列刚结束相比，能高速处理写访问。

最后，集成电路A101对中断发送有效寄存器B写入“1”，对集成电路B109允许向集成电路A101的中断包的发送(步骤1708)。

在通道数变更序列中，通道数减少处理(步骤1703、步骤1704)比通道增加处理(步骤1705、步骤1706)先执行是为了避免串行接口的信号冲突。

基于同样的理由，例如请求通道数和响应通道数从上述步骤1707结束的时刻的状态(请求通道数4、响应通道数2)回到初始设定结束时刻的状态(请求通道数2、响应通道数4)时，先减少响应通道数，然后增加请求通道数。

以下，参照附图，说明请求通道数和响应通道数从上述步骤1707结束的时刻的状态回到初始设定结束时刻的状态时的处理。

图18是表示通道数变更序列的流程的流程图。CPUA102在通道数变更之前，在完全接收对发行完毕的并行请求包的并行响应包之前，停止新的并行请求包的发送，CPUA102的可同时并行处理的请求数量变为0(步骤1801)。

接着，集成电路A101对中断发送有效寄存器写入“0”，停止从集成电路B109向集成电路A101的中断包的传送(步骤1802)。

接着，集成电路A101对集成电路B109发送用于对请求通道数寄存器B写入2的串行请求包(步骤1803)。集成电路B109发送对该串行请求包的串行响应包。集成电路A101在该串行响应包的接收结束之后，停止请求通道中的2个的驱动，变为高阻抗。

在集成电路A101内部，CPUA102在该串行响应包的接收结束之后，在请求通道数寄存器A设定2(步骤1804)。

在步骤1604结束时刻，请求通道数和响应通道数分别是2。在请求通道和响应通道都不包含的2条信号线利用上拉电阻203的作用，开始向HIGH电平转变。

接着，集成电路A101对集成电路B109发送用于对响应通道数寄存器B写入4的串行请求包(步骤1805)。集成电路B109发送对该串行请求包的串行响应包。在集成电路A101内部，CPUA102在该串行响应包的接收结束后，在请求通道数寄存器A设定4(步骤1806)。须指出的是，该串行响应包由2个响应通道传送。

集成电路B109在发送上述串行响应包之后，开始在步骤1604中集成电路A101停止驱动的2条信号线的驱动(步骤1807)。

在步骤1607结束的时刻，请求通道数是2，响应通道数是4。据此，与初始设定序列结束之后同样能高速处理读访问。

最后，集成电路A101对中断发送有效寄存器B写入“1”，允许从集成电路B109向集成电路A101发送中断包(步骤1808)。

接着，说明集成电路A101内部的发起单元A105自动变更通道数的处理而不基于CPUA102的控制。

在此，简单说明希望自动的通道数控制的理由。近年来，多个处理(任务)以分时并行处理的多任务处理在集成电路搭载机器中广泛进行。在多任务处理中，难以通过执行任务的处理器，切换通道数。这是因为不能保障对某任务适合的通道数对其他任务也适合。此外，在软件开发时没有能把握最适合的请求通道数和响应通道数的保障。这是因为集成电路的开发时期和软件的开发时期并不一定一致，软件在很多的时候是以多个集成电路为对象进行开发的。因此，在多任务的系统中，为了以适当的通道数处理串行接口上的访问而不基于任务来进行，中继串行接口上的全部访问的电路监视请求通道和响应通道的使用状况，按照该使用状况，动态地变更通道数。以下，说明基于发起单元A105的自动通道数变更处理。

在自动通道数变更处理中，发起单元A105的包系数部A1104将每单位时间的构成串行请求包的位数的量和构成串行响应包的位数的量进行计数。包系数部A1104将构成串行请求包的位数除以串行响应包的位数，根据由除法取得的值，按照图19所示的图表，设定请求通道数和响应通道数。

如果按照图19所示的图表进行控制，就能减小串行请求包的传送所需的时间与串行响应包的时间的和。

此时，增加请求通道数，减小响应通道数时，执行图17记载的步骤1701～1708，先减少响应通道数后，增加请求通道数。同样，增加响应通道数，减少请求通道数时，执行图18记载的步骤1801～1808，先减少响应通道数后，增加请求通道数。但无论哪个情形，发起单元A105都执行CPUA102执行的处理。

此外，代替图19的图表，根据构成串行请求包的位数的量和构成串行响应包的位数的量也能设置通道数。例如，构成串行请求包的位数的量低于预定的阈值时，不变更响应通道数，减少请求通道数，能削减耗电。

最后，参照附图，说明为了使串行接口的信息隐秘更严重，变更密钥时的步骤。

图20是表示密钥变更序列的处理流程的流程图。CPUA102在密钥变更之前，在完全接收对发行完毕的并行请求包的并行响应包之前，停止新的并行请求包的发送，CPUA102的可同时并行处理的请求数量变为0(步骤2001)。

接着，集成电路A101对加密功能有效寄存器B写入“0”，停止集成电路B109的串行请求包译码功能和串行响应包加密功能。

在集成电路A101内部，CPUA102对加密功能有效寄存器A写入“0”，停止集成电路A101的串行请求包加密功能和串行响应包译码功能(步骤2002)。

接着，集成电路A101对集成电路B109发送用于在加密密钥寄存器B和译码密钥寄存器B写入新的值的串行请求包。在集成电路A101内部，CPUA102在加密密钥寄存器A设定与对上述译码密钥寄存器B写入的值相同的值，在译码密钥寄存器A设定与对上述加密密钥寄存器B写入的值相同的值(步骤2003)。集成电路B109发送对该串行请求包的串行响应包(步骤2004)。

接着，集成电路A101对加密功能有效寄存器B写入“1”，将集成电路B109的串行请求包译码功能和串行响应包加密功能有效化。在集成电路A101的内部，CPUA102对加密密钥寄存器A写入“1”，将集成电路A101的串行请求包加密功能和串行响应包译码功能有效化(步骤2005)。

通过执行以上的序列，不停止集成电路A101和集成电路B109的处理，就能变更密钥。须指出的是，在执行这一系列的处理时，也能进行中断包的传送。

根据以上说明的第一实施方式，能实现本发明的以下特征。

第一，能以少的信号线数、低成本构建串行接口。

第二，通过加密，能防止从外部取得串行接口上的传送信息。

第三，能停止不需要的电力和时钟供给，所以能抑制耗电。此外，不是通过消耗电力一侧的集成电路，而是通过该集成电路之外的集成电路，两个集成电路如同作为一个集成电路来实现该耗电的抑制。

第四，能实现信号线允许范围内的传送性能。不存在基于软件的处理，就能执行传送性能改善。

第五，用在读和写访问中使用的串行接口传送中断信息，能废止中断专用的接口，能削减集成电路的成本。此外，不受加密功能的停止和起动、密钥的变更影响，总能执行该中断信息的传送。

第六，能在读和写中个别指定可同时并行处理的请求数量，所以能将目标单元中搭载的缓冲器量变为最小限度，能降低集成电路的晶体管集成成本。

第二实施方式

下面，参照附图来说明本发明的第二实施方式。

图21表示本发明的一个例子的集成电路A和集成电路B。通过众所周知的形成CMOS(互补型MOS晶体管)或双极型晶体管等的半导体集成电路技术，在单晶硅那样的半导体衬底上形成同图所示的集成电路A2101和集成电路B2111。在本实施方式中，说明本发明的集成电路A2101和集成电路B2111双方都作为发起单元访问时的两个集成电路之间的读访问、写访问和中断通知。

信号线组AB2121是从集成电路A2101向集成电路B2111传送信息的信号线组，信号线组BA2122是从集成电路B2111向集成电路A2101传送信息的信号线组。信号线组AB2121和信号线组BA2122分别与第一实施方式的信号线组AB107以及信号线组BA108相同。

首先，说明集成电路A2101中包含的模块。集成电路A2101具有CPUA2102、存储器A2103、INTCA2104、IPA2105、控制器A2106、路由器A2107等各模块构成。此外，在集成电路A2101上连接有号线组AB2121和信号线组BA2122。

CPUA2102是通过路由器A2107访问存储器A2103，执行该存储器中保持的程序，进行集成电路A2101和集成电路B2111的控制的处理器。集成电路A2101内的访问与第一实施方式的集成电路A101内的访问同样由分割协议进行。

存储器A2103是从路由器A2107接收请求包，按照该请求包的内容，执行读或写访问，将响应包发送给路由器A2107的存储装置。

INTCA2104是从控制器A2106和IPA2105取得中断信息，将该中断信息中继给CPUA2102的中断控制器。

IPA2105是通过路由器A2107访问存储器A2103，执行预定的处理，将由该处理取得的结果写入存储器A2103，将该处理的结束作为中断信号通知控制器A2106或INTCA2104的IP。

控制器A2106是进行路由器A2107及INTCA2104、和集成电路B2111之间的信息中继的中继电路，具有发起单元和目标单元的功能。控制器A2106进行以下的处理。控制器A2106从路由器A2107接收并行请求包，将该并行请求包变换为串行请求包，将该串行请求包通过信号线组AB2121发送给集成电路B2111。控制器A2106从路由器A2107接收并行响应包，将该并行响应包变换为串行响应包，将该串行响应包通过信号线组AB2121发送给集成电路B2111。控制器A2106通过信号线组BA2122从集成电路B2111接收串行请求包，将该串行请求包变换为并行请求包，将该并行请求包发送给路由器A2107。控制器A2106通过信号线组BA2122从集成电路B2111接收串行响应包，将该串行响应包变换为并行响应包，发送给路由器A2117。控制器A2106从IPA2105取得中断信息，将该中断信息通过信号线组BA2122发送给集成电路B2111。控制器A2106通过信号线组BA2122接收来自集成电路B2111的中断包，从该中断包生成中断信息，将该中断信息提供给INTCA2104。

路由器A2107是中继CPUA2102、存储器A2103、INTCA2104、IPA2105、控制器A2106收发的并行请求包和并行响应包的中继电路。

接着，说明集成电路B2111中包含的模块。集成电路B2111具有CPUB2112、存储器B2113、INTCB2114、IPB2115、设备B2116、路由器B2117、电力控制部B2118、时钟控制部B2119而构成。此外，在集成电路B2111上连接有上述接号线组AB2121和上述信号线组BA2122。集成电路B2111内的访问与集成电路A2101内的访问同样，由分割协议进行。

CPUB2112是通过路由器B2117访问存储器B2113，执行该存储器中保持的程序，进行集成电路A2101和集成电路B2111的控制的处理器。

存储器B2113是从路由器B2117接收请求包，按照该请求包的内容，执行读或写访问，将响应包发送给路由器B2117的存储装置。

INTCB2114是从控制器B2116和IPB2115取得中断信息，并将该中断信息中继给CPUB2102的中断控制器。

IPB2115是通过路由器B2117访问存储器B2113，执行预定的处理，将由该处理取得的结果写入存储器B2113，进而将该处理的结束作为中断信号通知设备B2116或INTCB2114的IP。

设备B2116是进行路由器B2117、INTCB2114、电力控制部B2118以及时钟控制部B2119和集成电路B2101之间的信息的中继的中继电路，具有发起单元和目标单元的功能。设备B2116进行如下处理。设备B2116从路由器B2117接收并行请求包，将该并行请求包变换为串行请求包，将该串行请求包通过信号线组BA2122发送给集成电路A2101。设备B2116从路由器B2117接收并行响应包，将该并行响应包变换为串行响应包，将该串行响应包通过信号线组BA2122发送给集成电路A2101。设备B2116通过信号线组AB2121从集成电路A2101接收串行请求包，将该串行请求包变换为并行请求包，将该并行请求包发送给路由器B2117。设备B2116通过信号线组AB2121从集成电路A2101接收串行响应包，将该串行响应包变换为并行响应包，发送给路由器B2117。设备B2116从IPB2115取得中断信息，将该中断信息通过信号线组AB2121发送给集成电路A2101。设备B2116通过信号线组AB2121从集成电路A2101接收中断包，根据该中断包，生成中断信号，将该中断信号提供给INTCB2114。设备B2116通过信号线组AB2121从集成电路A2101接收串行请求包，根据该串行请求包的内容，对电力控制部B2118以及时钟控制部B2119供给控制信号。

路由器B2117是中继CPUB2112、存储器B2113、INTCB2114、IPB2115、设备B2116收发的并行请求包和并行响应包的中继电路。

电力控制部B2118是根据从设备B2116供给的电力供给信号来供给或切断对IPB2115的电力的电力控制电路。

时钟控制部B2119是根据从设备B2116供给的时钟供给信号来供给或切断对IPB2115的时钟的时钟控制电路。

接着，说明集成电路A2101和集成电路B2111之间的传送处理。以下，在本实施方式中，将由集成电路A2101和集成电路B2111之间的信号线组AB2121和信号线组BA2122构成的接口称作串行接口。经由该串行接口的访问由在第一实施方式中说明的分割协议进行。本实施方式的串行接口上传送的请求包和响应包是在第一实施方式中说明过的串行包。但是，在本实施方式中，集成电路A2101和集成电路B2111既作为发起单元，也作为目标单元工作。

接着，参照附图，说明集成电路A2101中包含的控制器A2106。

图22是表示控制器A2106的结构的框图。控制器A2106具有请求发送控制部A2201、响应接收控制部A2202、中断接收控制部A2203、加密发送部A2204、响应接收控制部A2205、请求接收控制部A2206、中断接收控制部A2207、包计数部A2208、译码接收部A2209、寄存器A2210、三态缓冲器A2211、上拉电阻2212而构成。

请求发送控制部A2201是从控制器A2106接收并行请求包，在该并行请求包的地址表示寄存器A2210时，对寄存器A2210发送该并行请求包，在该并行请求包的地址不表示寄存器A2210时，将该并行请求包发送给加密发送部A2204的中继电路。

响应接收控制部A2202是从控制器A2106接收并行响应包，并将该并行响应包发送给加密发送部A2204的中继电路。

中断接收控制部A2203是从IPA2105取得中断发送请求，根据该中断发送请求，生成中断包，将该中断包发送给加密发送部A2204的中继电路。

加密发送部A2204是从请求发送控制部A2201接收并行请求包，将该并行请求包变换为串行请求包并进行加密，通过信号线组AB2121发送给集成电路B2111的中继电路。此外，加密发送部A2204是从响应接收控制部A2202、中断接收控制部A2203接收并行响应包，将该并行响应包变换为串行响应包并进行加密，通过信号线组AB2121发送给集成电路B2111的中继电路。进而，加密发送部A2204还是从中断接收控制部A2203接收中断包，将该中断包通过信号线组AB2121发送给集成电路B2111的中继电路。

加密发送部A2204按照上述中继执行时，进行以下的处理。加密发送部A2204在从包计数部A2208供给的请求包发送允许信号是取消声明状态时，不进行向集成电路B2111的串行请求包的发送。加密发送部A2204每当向集成电路B2111的串行请求包的发送完毕时，将串行请求包的发送完毕的意思和发送的串行请求包的rw字段的值通知包计数部A2208。加密发送部A2204参照后面描述的下通道数寄存器A，使用由该寄存器的值指定的数量的信号线组AB2121中包含的信息信号线组发送串行包。加密发送部A2204分别参照后面描述的加密功能有效寄存器A的值和加密密钥寄存器A的值，在该加密功能有效寄存器A的值是表示加密功能有效的值时，使用由该加密密钥寄存器A指定的密钥，进行串行请求包和串行响应包的加密。

响应接收控制部A2205是从译码接收部A2208接收并行响应包，将该并行响应包发送给路由器A2107的中继电路。

请求接收控制部A2206是从译码接收部A2208接收并行请求包，将该并行请求包对路由器A2107发送的中继电路。

中断接收控制部A2207是从译码接收部A2208接收中断包，分析该中断包的内容，根据分析结果，生成对INTCA2104的中断信号的中断信息中继电路。

译码接收部A2208是通过信号线组BA2122从集成电路B2111接收串行包，对响应接收控制部A2205、请求接收控制部A2206、中断接收控制部A2207、寄存器A2210发送的中继电路。译码接收部A2208在中继串行包时，一并进行以下的处理。

译码接收部A2208分析从集成电路B2111接收的串行包的内容，判断该串行包是串行请求包，还是串行响应包，还是中继包。译码接收部A2209在从集成电路B2111接收的串行包是串行响应包时，将该串行响应包译码，生成并行响应包，将该并行响应包发送给响应接收控制部A2205。译码接收部A2209在从集成电路B2111接收的串行包是串行请求包时，将该串行请求包译码，生成并行请求包。分析该并行请求包的内容，判断该并行请求包是包含对寄存器A2210的访问请求的并行请求包，还是包含对存储器A2102或IPA2105的访问请求的并行请求包。译码接收部A2209如果该并行请求包是包含对寄存器A2210的访问请求的并行请求包，就将该并行请求包发送给寄存器A2210，如果该并行请求包是包含对对存储器A2102或IPA2105的访问请求的并行请求包，就将该并行请求包发送给请求接收控制部A2206。译码接收部A2209在从集成电路B109收到的包是中断包时，将该中断包发送给中断接收控制部A2207。

包计数部A2208是具有可同时并行处理的请求数量计数器A、可同时并行处理的读请求数量计数器A、可同时并行处理的写请求数量计数器A，参照该计数器的值，生成向加密发送部A2204的串行请求包发送允许信号的控制电路。

可同时并行处理的请求数量计数器A每当从加密发送部A2204通知串行请求包的发送完毕时，就将计数值增加1，每当从译码接收部A2209通知串行响应包的接收完毕时，就将计数值减少1。但是，可同时并行处理的请求数量计数器A在串行请求包的发送和串行响应包的接收同时结束时不使计数值变化。另外，可同时并行处理的请求数量计数器A在集成电路A2101的初始化时为0。

可同时并行处理的读请求数量计数器A每当从加密发送部A2204通知rw字段为“1”的串行请求包的发送完毕时，就将计数值增加1，每当从译码接收部A2209通知与上述串行请求包对应的串行响应包的接收完毕时，就使计数值减少1。但是，可同时并行处理的读请求数量计数器A在rw字段为“1”的串行请求包的发送和与该串行请求包对应的串行响应包的接收同时进行时不使计数值变化。此外，可同时并行处理的读请求数量计数器A在集成电路A2101的初始化时为0。

可同时并行处理的写请求数量计数器A每当从加密发送部A2204通知rw字段为“0”的串行请求包的发送完毕时，就将计数值增加1，每当从译码接收部A2209通知与上述串行请求包对应的串行响应包的接收完毕时，就使计数值减少1。但是，可同时并行处理的写请求数量计数器A在rw字段为“0”的串行请求包的发送和与该串行请求包对应的串行响应包的接收同时进行时不使计数值变化。此外，可同时并行处理的写请求数量计数器A在集成电路A2101的初始化时变为0。

包计数部A2208参照后面描述的最大可同时并行处理的请求数量寄存器A的值、后面描述的最大可同时并行处理的读请求数量寄存器A的值、后面描述的最大可同时并行处理的写请求数量寄存器A的值。包计数部A2208在该最大可同时并行处理的请求数量寄存器A的值比上述可同时并行处理的请求数量计数器A的值更大，并且该最大可同时并行处理的读请求数量寄存器A的值比上述可同时并行处理的读请求数量计数器A的值更大，并且该最大可同时并行处理的写请求数量寄存器A的值比上述可同时并行处理的写请求数量计数器A的值更大时，将对于加密发送部A2204的串行请求包发送允许信号保持声明状态。

接着，参照附图，说明寄存器A2210中包含的寄存器组。图23是表示寄存器A2210中包含的寄存器组的图。

寄存器A2210具有最大目标单元可同时并行处理的请求数量寄存器A、最大目标单元可同时并行处理的读请求数量寄存器A、最大目标单元可同时并行处理的写请求数量寄存器A、最大发起单元可同时并行处理的请求数量寄存器A、最大发起单元可同时并行处理的读请求数量寄存器A、最大发起单元可同时并行处理的写请求数量寄存器A、加密功能有效寄存器A、译码密钥寄存器A、加密密钥寄存器A、下通道数寄存器A、上通道数寄存器A而构成。

最大目标单元可同时并行处理的请求数量寄存器A是保持控制器A2106作为目标单元支持的最大可同时并行处理的请求数量的寄存器。最大目标单元可同时并行处理的请求数量寄存器A的值在集成电路A2101的初始化时变为1，通过写访问，值被更新。最大目标单元可同时并行处理的读请求数量寄存器A是保持控制器A2106作为目标单元支持的读访问的最大可同时并行处理的请求数量的寄存器。最大目标单元可同时并行处理的读请求数量寄存器A的值在集成电路A2101的初始化时变为1，通过基于CPUA2102的写访问，值被更新。最大目标单元可同时并行处理的写请求数量寄存器A是保持控制器A2106作为目标单元支持的写访问的最大可同时并行处理的请求数量的寄存器。最大目标单元可同时并行处理的写请求数量寄存器A的值在集成电路A2101的初始化时变为1，通过基于CPUA2102的写访问，值被更新。最大发起单元可同时并行处理的请求数量寄存器A是保持控制器A2106作为发起单元支持的最大可同时并行处理的请求数量的寄存器。最大发起单元可同时并行处理的请求数量寄存器A的值在集成电路A2101的初始化时变为1，通过基于CPUA2102的写访问，值被更新。最大发起单元可同时并行处理的读请求数量寄存器A是保持控制器A2106作为发起单元支持的读访问的最大可同时并行处理的请求数量的寄存器。最大发起单元可同时并行处理的读请求数量寄存器A的值在集成电路A2101的初始化时变为1，通过基于CPUA2102的写访问，值被更新。最大发起单元可同时并行处理的写请求数量寄存器A是保持控制器A2106作为发起单元支持的写访问的最大可同时并行处理的请求数量的寄存器。最大发起单元可同时并行处理的写请求数量寄存器A的值在集成电路A2101的初始化时变为1，通过基于CPUA2102的写访问，值被更新。

加密功能有效寄存器A是设定控制器A2105收发的串行请求包、串行响应包是否加密的寄存器。加密功能有效寄存器A的值为“1”时，串行请求包、串行响应包分别在加密的状态下在信号线组AB2121和信号线组BA2122上被发送。

译码密钥寄存器A是保持译码接收部A2209对密码译码时使用的密钥的寄存器。加密密钥寄存器A是保持加密发送部A2204将包加密时使用的密钥的寄存器。

下通道数寄存器A是表示信号线组AB2121中包含的信息信号线组的个数的寄存器。下通道数寄存器A的值在集成电路A2101的初始化时变为1，通过基于CPUA2102的写访问，进行更新。

上通道数寄存器A是表示信号线组BA2122中包含的信息信号线组的个数的寄存器。上通道数寄存器的值在集成电路A2101的初始化时变为1，通过基于CPUA2102的写访问，进行更新。

发起单元停止寄存器A是用于发送使控制器A停止集成电路B2111的发起单元功能、将集成电路B2111的发起单元的可同时并行处理的请求数量变为0的作为串行控制包的发起单元停止包和、用于使集成电路B2111的发起单元的工作重新开始的发起单元停止解除包的寄存器。如果在发起单元停止寄存器A写入“1”，寄存器A2210就对加密发送部2204发送发起单元停止包，如果对发起单元停止寄存器A写入“0”，寄存器A2210就对加密发送部2204发送发起单元停止解除包。

三态缓冲器A2111是具有与第一实施方式的三态缓冲器201相同功能的三态缓冲器，切换信号线组AB2121或信号线组BA2122中包含的信息信号线组的方向。

上拉电阻2112是信号线组AB2121或信号线组BA2122中包含的信息信号线组既不由集成电路A2101，也不由集成电路B2111驱动时，用于将该信息信号线组的电位固定在高电平的上拉电阻。

接着，参照附图，说明设备B2116。

图24是表示设备B2116的结构的框图。设备B2116具有译码接收部B2401、加密发送部B2402、中断接收控制部B2403、响应接收控制部B2404、请求接收控制部B2405、寄存器B2406、响应发送控制部B2407、请求发送控制部B2408、中断发送控制部B2409、包计数部B2410、三态缓冲器B2411而构成。

译码接收部B2401是通过信号线组BA2122从集成电路A2101接收串行包，将该串行包发送给中断接收控制部B2403、响应接收控制部B2404、请求接收控制部B2405、寄存器B2406的中继电路。译码接收部B2401在上述中继处理执行时，一并进行以下的处理。

译码接收部B2401参照后面描述的请求通道数寄存器B的值，通过由该寄存器指定的数量的信号线组AB2121中包含的信息信号线组接收串行包。译码接收部B2401分析收到的串行包，判断该串行包是串行请求包，还是串行响应包，还是串行控制包。译码接收部B2401分别参照后面描述的加密功能有效寄存器B和后面描述的译码密钥寄存器B的值，在该加密功能有效寄存器B是指是表示加密功能有效的值时，使用由上述寄存器B指定的密钥，进行串行请求包和串行响应包的译码。译码接收部B2401在收到的串行包是串行响应包时，变换为并行响应包，将该并行响应包发送给响应接收控制部B2404。译码接收部B2401在从集成电路A2101收到的包是串行请求包时，将该响应包译码，生成并行请求包。译码接收部B2401分析该并行请求包的地址，如果该并行请求包是包含对寄存器B2406的访问请求的并行请求包，就将该并行请求包发送给寄存器B2406。译码接收部B2401分析该并行请求包的地址，如果该并行请求包是包含对存储器B2113或IPB2115的访问请求的并行请求包，就将该并行请求包发送给请求接收控制部B2405。译码接收部B2401在接收到的串行包是中断包时，将该串行控制包发送给中断接收控制部B2403。译码接收部B2401在收到的串行包是发起单元停止包或发起单元停止解除包时，将该发起单元停止包或发起单元停止解除包发送给寄存器B2406。

加密发送部B2402是从请求发送控制部B2408接收并行请求包，从响应发送控制部B2407和寄存器B2406接收并行响应包，从中断发送控制部B2409接收中断包，将这些收到的包通过信号线组BA2122发送给集成电路A2101的中继电路。加密发送部B2402按照上述中继处理进行时，进行以下的处理。加密发送部B2402将收到的并行请求包变换为串行请求包，将并行响应包变换为串行响应包。加密发送部B2402在从包计数部B2410供给的串行请求包发送允许信号是取消声明状态时，不向集成电路A2101发送串行请求包。加密发送部B2402每当向集成电路A2101的串行请求包的发送完毕时，就将串行请求包的发送完毕的意思、发送的串行请求包的rw字段的值通知包计数部B2410。加密发送部B2402参照后面描述的上通道数寄存器B，使用由该寄存器的值指定的数量的信号线组AB2121中包含对信息信号线组，发送串行包。加密发送部B2402分别参照后面描述的加密功能有效寄存器B的值和加密密钥寄存器B的值，在该加密功能有效寄存器B的值是表示加密功能有效的值时，使用由该加密密钥寄存器A指定的密钥，进行串行和串行响应包的加密。

中断接收控制部B2403是从译码接收部B2401接收中断包，分析该中断包的内容，根据分析结果，生成对INTCB2114的中断信号的中断信息中继电路。

响应接收控制部B2404从译码接收部B2401接收并行响应包，将该并行响应包发送给路由器B2117的中继电路。

请求接收控制部B2405是从译码接收部B2401接收并行请求包，将该并行请求包发送给路由器B2117的中继电路。

寄存器B2406是用于保持集成电路B2111通过串行接口与集成电路A2101之间进行通信所必要的控制信息的存储装置。寄存器B2406分析从请求接收控制部B2405接收的并行请求包和串行控制包，根据分析结果，进行后面描述的对各寄存器的处理，根据处理结果，生成并行响应包，将该并行响应包发送给加密发送部B2402。寄存器B2406收到发起单元停止请求时，声明对加密发送部B2402的发起单元停止信号，收到发起单元停止解除请求时，取消声明该发起单元停止信号。此外，寄存器B2406收到发起单元停止请求时，参照后面描述的可同时并行处理的请求数量计数器B的计数值，延迟对发起单元停止请求的并行响应包的发送，直到该计数值变为0。

下面，使用图25说明寄存器B2406中包含的寄存器组。

图25是表示寄存器B2406中包含的寄存器组的图。寄存器B2406具有最大目标单元可同时并行处理的请求数量寄存器B、最大目标单元可同时并行处理的读请求数量寄存器B、最大目标单元可同时并行处理的写请求数量寄存器B、最大发起单元可同时并行处理的请求数量寄存器B、最大发起单元可同时并行处理的读请求数量寄存器B、最大发起单元可同时并行处理的写请求数量寄存器B、加密功能有效寄存器B、译码密钥寄存器B、加密密钥寄存器B、下通道数寄存器B、上通道数寄存器B、模块电力控制寄存器B、模块时钟控制寄存器B、中断发送有效寄存器B、发起单元有效寄存器B而构成。

最大目标单元可同时并行处理的请求数量寄存器B是保持设备B2116作为目标单元能处理的最大可同时并行处理的请求数量的寄存器。最大目标单元可同时并行处理的请求数量寄存器B的值在集成电路B2111的初始化时变为1，通过基于集成电路A2101的写访问，进行更新。但是，该写访问的写数据的值为5以上时，不更新最大可同时并行处理的请求数量寄存器B的值，对加密发送部B2402通知访问失败。

最大目标单元可同时并行处理的读请求数量寄存器B是保持设备B2116作为目标单元能处理的读访问的最大可同时并行处理的请求数量的寄存器。最大目标单元可同时并行处理的读请求数量寄存器B的值在集成电路B2111的初始化时变为1，通过基于集成电路A2101的写访问，进行更新。但是，该写访问的写数据的值为5以上时，不更新最大目标单元可同时并行处理的读请求数量寄存器B的值，对加密发送部B2402通知访问失败。

最大目标单元可同时并行处理的写请求数量寄存器B是保持设备B2116作为目标单元能处理的写访问的最大可同时并行处理的请求数量的寄存器。最大目标单元可同时并行处理的写请求数量寄存器B的值在集成电路B2111的初始化时变为1，通过基于集成电路A2101的写访问，进行更新。但是，该写访问的写数据的值为5以上时，不更新最大目标单元可同时并行处理的写请求数量寄存器B的值，对加密发送部B2402通知访问失败。

最大发起单元可同时并行处理的请求数量寄存器B是保持设备B2116作为发起单元执行的最大可同时并行处理的请求数量的寄存器。最大发起单元可同时并行处理的请求数量寄存器B的值在集成电路B2111的初始化时变为1，通过基于集成电路A2101的写访问，值被更新。

最大发起单元可同时并行处理的读请求数量寄存器B是保持设备B2116作为发起单元执行的读访问的最大可同时并行处理的请求数量的寄存器。最大发起单元可同时并行处理的读请求数量寄存器B的值在集成电路B2111的初始化时变为1，通过基于集成电路A2101的写访问，值被更新。

最大发起单元可同时并行处理的写请求数量寄存器B是保持设备B2116作为发起单元执行的写访问的最大可同时并行处理的请求数量的寄存器。最大发起单元可同时并行处理的写请求数量寄存器B在集成电路B2111的初始化时变为1，通过基于集成电路A2101的写访问，进行更新。

加密功能有效寄存器B是设定设备B2116收发的串行请求包和串行响应包是否加密的寄存器。加密功能有效寄存器B的值是“1”时，串行请求包和串行响应包分别在加密的状态下在串行接口上传送。

译码密钥寄存器B是保持译码接收部B2401将密码译码时使用的密钥的寄存器。

加密密钥寄存器B是保持加密发送部B2402将串行请求包和串行响应包加密时使用的密钥的寄存器。

下通道数寄存器B是表示信号线组AB2121中包含的信息信号线组的个数的寄存器。下通道数寄存器的值在集成电路B2111的初始化时变为1，通过基于集成电路A2101的写访问，进行更新。

上通道数寄存器B是表示信号线组BA2122中包含的信息信号线组的个数的寄存器。上通道数寄存器的值在集成电路B2111的初始化时变为1，通过基于集成电路A2101的写访问，进行更新。

模块电力控制寄存器B是表示对IPB2115是否进行电力供给的寄存器。模块电力控制寄存器B的值是“1”时，对电力控制部B2118的电力供给信号保持声明状态，在模块电力控制寄存器B的值是“0”时，对电力控制部B2118的电力供给信号保持取消声明状态。模块电力控制寄存器B的值在集成电路B2111的初始化时变为1，通过写访问，进行更新。

模块时钟控制寄存器B是表示对IPB2115是否进行时钟供给的寄存器。模块时钟控制寄存器B的值是“1”时，对时钟控制部B2119的时钟供给信号保持声明状态，在模块电力控制寄存器B的值是“0”时，对时钟控制部B2119的时钟供给信号保持取消声明状态。模块电力控制寄存器B的值在集成电路B2111的初始化时变为1，通过写访问进行更新。

中断发送有效寄存器B是表示是否允许向集成电路A2101的中断包的发送的寄存器。中断发送有效寄存器B的值是“0”时，禁止向集成电路A2101发送中断包，中断发送有效寄存器B的值是“1”时，允许向集成电路A2101发送中断包。中断发送有效寄存器B的值在集成电路B109的初始化时变为0，通过写访问进行更新。

发起单元有效寄存器B是表示是否允许集成电路B2111作为串行接口的发起单元工作的寄存器。发起单元有效寄存器B的值是“1”时，允许集成电路B2111作为串行接口的发起单元工作，发起单元有效寄存器B的值是“0”时，禁止集成电路B2111作为串行接口的发起单元工作。发起单元有效寄存器B的值在集成电路B2111的初始化时变为0，通过写访问进行更新。

响应发送控制部B2407是从路由器B2117接收并行响应包，将该并行响应包发送给加密发送部B2402的中继电路。

请求发送控制部B2408是从路由器B2117接收并行请求包，将该并行请求包发送给加密发送部B2402的中继电路。

中断发送控制部B2409是从IPB2115取得中断发送请求，根据该中断发送请求生成中断包，将该中断包发送给加密发送部B2402的中断中继电路。

须指出的是，本实施方式的中断包的格式与第一实施方式的中断包的格式相同。

包计数部B2410是具有可同时并行处理的请求数量计数器B、可同时并行处理的读请求数量计数器B、可同时并行处理的写请求数量计数器B，参照该计数器的值，生成向加密发送部B2402的串行请求包发送允许信号的控制电路。

可同时并行处理的请求数量计数器B每当从加密发送部B2402通知串行请求包的发送完毕时，使计数值增加1，每当从译码接收部B2401通知串行响应包的接收完毕时，使计数值减少1。但是，可同时并行处理的请求数量计数器B在串行请求包的发送和串行响应包的接收同时结束时，不使计数值变化。此外，可同时并行处理的请求数量计数器B在集成电路B2111的初始化时变为0。

可同时并行处理的读请求数量计数器B每当从加密发送部B2402通知rw字段为“1”的串行请求包的发送完毕时，使计数值增加1，每当从译码接收部B2401通知与上述串行请求包对应的串行响应包的接收完毕时，使计数值减少1。但是，可同时并行处理的读请求数量计数器B在rw字段为“1”的串行请求包的发送和与该串行请求包对应的串行响应包的接收同时进行时，不使计数值变化。此外，可同时并行处理的读请求数量计数器B在集成电路B2101的初始化时变为0。

可同时并行处理的写请求数量计数器B每当从加密发送部B2402通知rw字段为“0”的串行请求包的发送完毕时，使计数值增加1，每当从译码接收部B2401通知与上述串行请求包对应的串行响应包的接收完毕时，使计数值减少1。但是，可同时并行处理的写请求数量计数器B在rw字段为“0”的串行请求包的发送和与该串行请求包对应的串行响应包的接收同时进行时，不使计数值变化。此外，可同时并行处理的写请求数量计数器B在集成电路B2101的初始化时变为0。

包计数部B2410参照最大可同时并行处理的请求数量计数器B的值、最大可同时并行处理的读请求数量计数器B的值、最大可同时并行处理的写请求数量计数器B的值。包计数部B2410在该最大可同时并行处理的请求数量计数器B的值比上述可同时并行处理的请求数量计数器B的值更大，且该最大可同时并行处理的读请求数量计数器B的值比上述可同时并行处理的读请求数量计数器B的值更大，并且该最大可同时并行处理的写请求数量计数器B的值比上述可同时并行处理的写请求数量计数器的值更大时，对加密发送部B2402的串行请求包发送允许信号保持声明状态。但是，包计数部B2410在声明发起单元停止信号时，将串行请求包发送允许信号保持取消声明状态。

三态缓冲器B2411是具有与第一实施方式的三态缓冲器202相同功能的三态缓冲器，切换信号线组AB2121或信号线组BA2122中包含的信息信号线组的方向。

以下，说明使用本发明的串行接口在集成电路A2101和集成电路B2111之间执行的访问和中断处理。

首先，参照附图说明第二实施方式的串行接口的初始设定。

图26是从集成电路A2101和集成电路B2111的使用开始到串行接口的初始化完毕的一系列的初始设定处理的流程图。在集成电路A2101和集成电路B2111的使用开始时，对集成电路A2101和集成电路B2111供给电力(步骤2601)，接着使用复位信号等进行初始化(步骤2602)。

图27表示步骤2602完毕时的寄存器A2210中包含的各寄存器的值，图28表示寄存器B2406中包含的各寄存器的值。

表示最大目标单元可同时并行处理的请求数量寄存器B、最大目标单元可同时并行处理的读请求数量寄存器B、最大目标单元可同时并行处理的写请求数量寄存器B的各值是1，集成电路B2111作为串行接口的目标单元，最多1次受理读访问或写访问。即在该状态下，如果集成电路B2111从集成电路A2101收到1字节的串行请求包，在对该串行请求包的串行响应包发送完毕之前，不保证正常处理集成电路A2101发送的下一串行请求包。

加密功能有效寄存器B的值表示包不加密。下通道数寄存器B表示下通道的通道数是1，上通道数寄存器B表示上通道的通道数是1。

发起单元有效寄存器B的值是“0”，禁止集成电路B2111作为串行接口的发起单元执行访问。最大目标单元可同时并行处理的请求数量寄存器A、最大目标单元可同时并行处理的读请求数量寄存器A、最大目标单元可同时并行处理的写请求数量寄存器A的各值是4，集成电路A2111作为串行接口的目标单元，最多受理4次读访问或写访问。即在该状态下，集成电路A2101如果从集成电路B2111收到4字节串行请求包，在对该串行请求包的串行响应包发送结束之前，不保证正常处理下一集成电路B2111发送的串行请求包。

加密功能有效寄存器A的值表示包不加密。上通道数寄存器A表示上通道的通道数是1，下通道数寄存器A表示下通道的通道数是1。

在该状态下，集成电路A2101和集成电路B2111之间的传送能力低，通过加密，无法阻止来自外部的访问信息的取得。此外，集成电路B2111无法作为发起单元访问集成电路A2101。因此，执行从步骤2603到步骤2608所示的各处理，提高传送能力，阻止来自外部的访问信息的取得，能执行从集成电路B2111向集成电路A2101的访问。

首先，集成电路A2101在集成电路B2111和控制器A2105设定上通道和下通道的个数，提高串行接口的包传送能力。

在本实施方式中，信号线组AB2121和信号线组BA2122中包含的信息信号线组的数量分别是2个和4个。因此，集成电路A2101分别通过写访问，在寄存器B2406的下通道数寄存器写入2，在上通道数寄存器写入4，对集成电路B2111通知信号线组AB2121的信息信号线组的数量为2，信号线组BA2122的信息信号线组的数量为4。

此外，在集成电路A2101内部，CPUA2102在寄存器A2210的下通道数寄存器A写入2，在上通道数寄存器A写入4，对控制器A2116通知信号线组AB2121的信息信号线组的数量为2，信号线组BA2122的信息信号线组的数量为4的意思(步骤2603)。

接着，使集成电路A2101和集成电路B2111上搭载的加密功能有效化，阻止来自外部的访问信息的渠道。

首先，集成电路A2101实施第三写访问，在寄存器B2406的译码密钥寄存器B写入32位的值，实施第四写访问，在加密密钥寄存器B写入32位的值，对集成电路B2111供给密钥。在本实施方式中，对译码密钥寄存器B和加密密钥寄存器B分别写入“01234567”(16进制)和“89ABCDEF”(16进制)。此外，集成电路A2101在上述第三写访问结束后对寄存器A2210的加密密钥寄存器A写入值“01234567”(16进制)，在上述第四写访问结束后对寄存器A2210的译码密钥寄存器A写入“89ABCDEF”(16进制)(步骤2604)。

接着，集成电路A2101执行第五写访问，在寄存器B2410的加密有效寄存器B写入“1”。此外，CPUA2102在上述第五写访问结束后，在寄存器A2210的加密有效寄存器A写入“1”(步骤2605)。

接着，增加可同时并行处理的请求数量上限值，提高集成电路B2111的访问受理能力和访问执行能力，提高串行接口的传送能力。

集成电路A2101通过第一、第二和第三读访问，依次读出最大目标单元可同时并行处理的请求数量寄存器B、最大目标单元可同时并行处理的读请求数量寄存器B、最大目标单元可同时并行处理的写请求数量寄存器B的值，从各寄存器分别取得值4、值2、值2，在寄存器A2210的最大发起单元可同时并行处理的请求数量寄存器A、最大发起单元可同时并行处理的读请求数量寄存器A、最大发起单元可同时并行处理的写请求数量寄存器A分别设定这些数值，提高作为集成电路A2101的发起单元的访问执行能力。

此外，集成电路A2101对最大发起单元可同时并行处理的请求数量寄存器B设定作为最大目标单元可同时并行处理的请求数量寄存器A的值4，对最大发起单元可同时并行处理的读请求数量寄存器B设定作为最大目标单元可同时并行处理的读请求数量寄存器A的值4，对最大发起单元可同时并行处理的写请求数量寄存器B设定作为寄存器A2210的最大目标单元可同时并行处理的写请求数量寄存器A的值4，提高作为集成电路B2111的发起单元的访问执行能力(步骤2606)。

作为初始设定序列的最后的处理，集成电路A2101对发起单元功能有效寄存器B写入“1”，集成电路B2111作为发起单元，能执行访问(步骤2607)。

以上，第二实施方式的初始设定序列结束。通过初始设定序列的执行，集成电路A2101和集成电路B2111之间的传送能力提高，来自外部的访问信息的取得由加密阻止，集成电路B2111作为发起单元能访问集成电路A2101。

接着，说明通道数变更处理。本实施方式的通道数变更处理和第一实施方式的通道数变更处理的主要不同是，是否停止集成电路B2111的发起单元功能。在第一实施方式中，在集成电路B109不存在串行接口的发起单元功能，所以集成电路A101的发起单元消除可同时并行处理的请求数量，如果禁止中断包的发送，就能开始通道数变更处理，但是在本实施方式中，在集成电路B2111具有串行接口的发起单元功能，所以在通道数变更处理开始之前必须停止该发起单元功能。

以下，参照附图说明本实施方式的通道数变更处理。

图29是表示通道数变更序列的处理流程的程序流程图。在本实施方式中，说明集成电路A2101将下通道数变更为4，上通道数变更为2，改善来自集成电路A2101的写访问、来自集成电路B2111的读访问的处理性能时的工作。

首先，CPUA2102停止集成电路B2111的发起单元功能，在通道数变更序列的执行中，不发送基于集成电路B2111的发起单元的串行请求包。因此，CPUA2102对寄存器A2210的发起单元停止寄存器A写入“1”，对集成电路B2111发送发起单元停止包。收到发起单元停止控制包的集成电路B2111的设备B2116进行以下的工作。禁止基于设备B2116的新的串行请求包的发送。对于已经发送完毕的串行请求包，存在未接收的串行响应包时，待机直到收到该串行响应包。上述串行响应包的接收如果结束，就发送对发起单元停止控制包的串行响应包。到此为止是步骤2901的处理。

回到集成电路A2101一侧的处理的说明。CPUA2102对寄存器B2406的下通道数寄存器B执行写访问。在本实施方式中，使用串行接口访问集成电路B2111的模块存在于CPUA2102以外。因此，即使CPUA2102消除CPUA2102的可同时并行处理的请求数量，也没有消除控制器A2106的对集成电路B2111的可同时并行处理的请求数量。因此，不是基于CPUA2102的控制，控制器A2106成为主体，执行通道数变更处理。

控制器A2106检测该写访问，在完全接收对发行完毕的串行请求包的串行响应包之前，停止新串行请求包的发送，将控制器A2106的对集成电路B2111的可同时并行处理的请求数量变为0(步骤2902)。

接着，在中断发送有效寄存器B写入“0”，停止集成电路B2111的中断包的发送(步骤2903)。控制器A2106对集成电路B2111发送用于对集成电路B2111的上通道数寄存器写入2的串行请求包(步骤2904)。

集成电路B2111发送对该串行请求包的串行响应包，在发送完毕之后，停止上通道中的2个的驱动。控制器A在接收该串行响应包后，对上通道数寄存器A写入2(步骤2905)。

接着，控制器A2106对集成电路B2111发送用于对下通道数寄存器写入值4的串行请求包(步骤2906)。集成电路B2111发送对该串行请求包的串行响应包。控制器A2106在接收该串行响应包后，对下通道数寄存器A写入4(步骤2907)。

集成电路A2101对下通道数寄存器A写入4后，开始在步骤2905集成电路B2111停止驱动的2条信号线的驱动(步骤2908)。在步骤2908结束的时刻，下通道数是4，上通道数是2。据此，与初始设定序列结束之后相比，从集成电路A2101一侧能高速处理写访问，从集成电路B2111一侧能高速处理读访问。

接着，控制器A2106对中断发送有效寄存器B写入值1，解除从集成电路B2111向集成电路A2101的中断包传送停止(步骤2909)。

最后，控制器A2106在寄存器A2210的发起单元停止寄存器A写入“0”，对集成电路B2111发送发起单元解除包(步骤2910)。

以上，第二实施方式的通道数变更处理结束。须指出的是，在变更密钥或可同时并行处理的请求数量时，在密钥变更序列或可同时并行处理的请求数量变更序列之前执行上述步骤2901，在密钥变更序列或可同时并行处理的请求数量变更序列之后执行上述步骤2910。据此，即使在在串行接口存在多个发起单元的本实施方式的结构，也能变更密钥或可同时并行处理的请求数量。

最后，说明根据集成电路A2101中搭载的IPA2105生成的中断请求，集成电路B2111中搭载的CPUB2112执行中断处理的过程。

首先，说明集成电路A2101的中断处理。IPA2105内置工作设定寄存器，如果对该工作设定寄存器，通过路由器A2107接受写访问，就执行预先决定的处理，如果该处理结束，就声明中断信号，对控制器A2106通知处理结束的意思，停止工作，直到工作设定寄存器再次接受写访问。

如果IPA2105声明中断请求信号，控制器A2106的中断发送控制部A2203就生成中断包，将该中断包发送给加密发送部A2204。

加密发送部A2204将中断包发送给集成电路B2111。此时，加密发送部A2204与加密功能有效寄存器A的状态无关而不加密发送中断包。此外，加密发送部A2204接收来自中断发送控制部A2203的中断包、来自请求发送控制部A2201的并行请求包和来自响应发送控制部A2202的并行响应包时，先接收中断包。

加密发送部A2204不加密中断包的理由是，在密钥变更序列的实施中发生来自IPA2105的中断请求时，防止中断包的传送延迟。此外，加密发送部A2204将中断包比串行请求包或串行响应包先发送是因为通过快速将中断包发送给集成电路B2111，快速起动CPUB2112的中断处理。

接着，说明集成电路B2111的中断处理。设备B2116的译码接收部B2401从集成电路A2101接收串行包，分析该串行包，确定该串行包是中断包，对中断接收控制部B2403发送该中断包。中断接收控制部B2403分析从译码接收部B2401收到的中断包，声明中断信号，对INTCB2114通知中断。此时，根据中断包的reqcc字段的位3到位0，生成中断等级信息，根据中断包的intcode字段，生成中断代码信息，将该等级信息和代码信息一起提供给INTCB2114。

INTCB2114声明中断信号，对CPUB2112通知中断发生的意思。

CPUB2112受理中断，中断现在执行中的处理，执行中断处理程序，从存储器A2103读出IPA2105生成的数据，存储到存储器B2113，对IPA2105工作设定寄存器，通过路由器B2117、设备B2116、控制器A2106、路由器A2107进行写访问，再次工作。

通过重复以上的中断处理，根据来自集成电路B2111的控制，能使集成电路A2101的IPA2115反复工作。

根据以上说明的第二实施方式，在多个发起单元连接在串行接口上的结构中，也同样能实现第一实施方式中描述的效果。

以上，根据实施方式具体说明了由本发明人完成的发明，显然，本发明并不局限于此，而是在不脱离其主旨的范围内能进行各种变更。

Claims (16)

1.一种数据处理系统，包括:具有发起单元的第一半导体集成电路；具有目标单元的第二半导体集成电路；以及连接上述发起单元和上述目标单元的接口信号线，上述发起单元将请求包发送给上述目标单元，上述目标单元将响应包发送给上述发起单元，据此来进行包基的分割处理连接，其中:

上述发起单元具有对已发送的请求包的数量和接收到的响应包的数量的差分值即可同时并行处理的请求数量进行计数的可同时并行处理的请求数量计数电路，并控制请求包发送数量，以使上述可同时并行处理的请求数量计数电路的计数值为目标单元能处理的可同时并行处理的请求数量以下。

2.根据权利要求1所述的数据处理系统，其中:

上述目标单元具有保持能处理的可同时并行处理的请求数量的可同时并行处理的请求数量寄存器，

上述发起单元读出上述可同时并行处理的请求数量寄存器的值，并控制请求包发送数量，以使上述读出的值为上述可同时并行处理的请求数量计数电路的计数值以下。

3.根据权利要求1所述的数据处理系统，其中:

上述目标单元具有保持能处理的可同时并行处理的请求数量的可同时并行处理的请求数量寄存器，

上述发起单元在上述可同时并行处理的请求数量寄存器中设定可同时并行处理的请求数量，并控制请求包发送数量，以使上述设定的值为上述可同时并行处理的请求数量计数电路的计数值以下。

4.根据权利要求1所述的数据处理系统，其中:

上述发起单元使用与请求包相同的传送路径来向上述目标单元发送中断包，

上述目标单元根据接收到的中断包来生成中断信号。

5.根据权利要求1所述的数据处理系统，其中:

上述目标单元使用与响应包相同的包传送路径来向上述发起单元发送中断包，

上述发起单元根据接收到的中断包来生成中断信号。

6.根据权利要求2或3所述的数据处理系统，其中:

上述目标单元具有能保持与上述可同时并行处理的请求数量寄存器中保持的最大可同时并行处理的请求数量对应的数量的信息包数据的多个缓冲器，切断向没有必要保持与上述可同时并行处理的请求数量寄存器中保持的可同时并行处理的请求数量对应的数量的信息包数据的缓冲器的电力供给。

7.根据权利要求2或3所述的数据处理系统，其中:

上述目标单元具有能保持与上述可同时并行处理的请求数量寄存器中保持的最大可同时并行处理的请求数量对应的数量的信息包数据的多个缓冲器，切断向没有必要保持与上述可同时并行处理的请求数量寄存器中保持的可同时并行处理的请求数量对应的数量的信息包数据的缓冲器的时钟信号供给。

8.根据权利要求1所述的数据处理系统，其中:

上述发起单元向上述目标单元供给用于对请求包进行译码的第一密钥和用于对响应包进行加密的第二密钥；

上述目标单元使用上述第一密钥对接收到的请求包进行译码，并使用上述第二密钥对要发送的响应包进行加密。

9.一种数据处理系统，包括:具有发起单元的第一半导体集成电路；具有目标单元的第二半导体集成电路；以及连接上述发起单元和上述目标单元的接口信号线，上述发起单元将请求包发送给上述目标单元，上述目标单元将响应包发送给上述发起单元，据此来进行包基的分割处理连接，其中:

上述发起单元具有对已发送的读访问请求包的数量和接收到的读访问响应包的数量的差分值即可同时并行处理的读请求数量进行计数的可同时并行处理的读请求数量计数电路，并控制读访问请求包的发送数量，以使上述可同时并行处理的读请求数量计数电路的计数值为目标单元能处理的可同时并行处理的读请求数量以下。

10.一种数据处理系统，包括:具有发起单元的第一半导体集成电路；具有目标单元第二半导体集成电路；以及连接上述发起单元和上述目标单元的接口信号线，上述发起单元将请求包发送给上述目标单元，上述目标单元将响应包发送给上述发起单元，据此来进行包基的分割处理连接，其中:

上述发起单元具有对已发送的写访问请求包的数量和接收到的写访问响应包的数量的差分值即可同时并行处理的写请求数量进行计数的可同时并行处理的写请求数量计数电路，并控制写访问请求包的发送数量，以使上述可同时并行处理的写请求数量计数电路的计数值为目标单元能处理的可同时并行处理的写请求数量以下。

11.一种数据处理系统，包括:具有发起单元的第一半导体集成电路；具有目标单元第二半导体集成电路；以及连接上述发起单元和上述目标单元的接口信号线，上述发起单元将请求包发送给上述目标单元，上述目标单元将响应包发送给上述发起单元，据此来进行包基的分割处理连接，其中:

上述发起单元将表示请求包的传送定时的请求选通信号和请求包发送给上述目标单元；

上述目标单元将表示响应包的传送定时的响应选通信号和响应包发送给上述发起单元。

12.一种数据处理系统，包括:具有发起单元的第一半导体集成电路；具有目标单元第二半导体集成电路；以及连接上述发起单元和上述目标单元的接口信号线，上述发起单元将请求包发送给上述目标单元，上述目标单元将响应包发送给上述发起单元，据此来进行包基的分割处理连接，其中:

上述目标单元具有:保持请求包的接收中使用的信号线条数的请求路线数寄存器和保持响应包的发送中使用的信号线条数的响应路线数寄存器；

上述发起单元在上述请求路线数寄存器中设定表示请求包的发送中使用的信号线条数的值，且在上述响应路线数寄存器中设定表示响应包的接收中使用的信号线条数的值。

13.根据权利要求12所述的数据处理系统，其中:

上述发起单元具有对请求包的位数进行计数的请求计数电路和对响应包的位数进行计数的响应计数电路，根据上述请求计数电路的计数结果和响应计数电路的计数结果来设定请求包的接收中使用的信号线条数和响应包的接收中使用的信号线条数。

14.一种数据处理系统，包括:分别具有通过分割处理连接来进行通信的发起单元和目标单元的第一半导体集成电路和第二半导体集成电路，上述第一半导体集成电路和上述第二半导体集成电路由通信用的信号线连接，其中:

上述第一半导体集成电路在使上述第二半导体集成电路的发起单元停止后，变更上述信号线的条数。

15.一种数据处理系统，包括:分别具有通过分割处理连接来进行加密信息的通信的发起单元和目标单元的第一半导体集成电路和第二半导体集成电路，上述第一半导体集成电路和上述第二半导体集成电路由通信用的信号线连接，其中:

上述第一半导体集成电路在使上述第二半导体集成电路的发起单元停止后，变更加密中使用的密钥。

16.一种数据处理系统，包括:分别具有通过分割处理连接来进行通信的发起单元和目标单元的第一半导体集成电路和第二半导体集成电路，上述第一半导体集成电路和上述第二半导体集成电路由通信用的信号线连接，其中:

上述第一半导体集成电路根据上述第一半导体集成电路具有的目标单元的可同时并行处理的请求数量上限值来设定上述第二半导体集成电路的发起单元的可同时并行处理的请求数量上限值。

Images