CN101286793B - 具有高抗干扰能力的td-scdma直放站同步方法及装置 - Google Patents
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Abstract
本发明公开了一种具有高抗干扰能力的TD-SCDMA直放站同步方法及装置。通过动态电压判定门限调整方法来检测同步信号。射频信号通过射频耦合器耦合到射频检波器，生成模拟电压信号到ADC转换器，转换成数字信号到FPGA，在FPGA内设定一个电压判定门限，与ADC转换的数字信号相互比较。如果在设定的时间内没有检测到同步信号，则以最小的步进调整电压判定门限，直到检测到同步信号；当检测到同步信号时，维持当前电压判定门限，直到再次检测不到同步信号。该方法根据检测不到同步信号后，维持同步5到60秒，在维持时间内继续调整电压判定门限，检测同步信号，保证了在维持时间内，尝试所有的电压判定门限，提高了抗干扰能力。
Description
技术领域
本发明涉及一种具有高抗干扰能力的TD-SCDMA直放站同步方法及装置。
背景技术
在TD-SCDMA系统中，同步方式主要分为以下三种：
1、GPS同步，优点在于：抗干扰能力强；缺点在于：其一是需要计算GPS与基站的相位差，对每一个直放站都需要分别计算，而且一旦出现变化，需要再次调整；一旦信号丢失，则无法与基站同步；其二是成本高。
2、基带同步，优点在于：抗干扰能力强，缺点在于：成本高。
3、包络检波同步，优点在于：成本低；缺点在于：抗干扰能力低。
由于包络检波同步方式具有成本低，但是抗干扰能力低，因此，此发明提出一种具有高抗干扰能力的解决方法。
发明内容
本发明的目的是提供一种抗干扰能力强的TD-SCDMA直放站同步方法及装置。
在TD-SCDMA直放站系统中，当检测不到同步信号的时候，需要维持同步时间5到60秒钟(根据行业标准)，因此，当同步信号丢失的时候，在维持同步的时间内，需要能够尝试所有的电压判定门限。检波同步方法为。
第一步，设置一个定时器T，该定时器的定时时间设置要求是：至少大于等于一个子帧的长度，即大于5ms。因为至少需要在一个子帧长度时间里尝试一种电压判定门限。根据ADC的N位的精度，则需要维持时间长度为N*T。按照普通ADC精度8到12位，一个电压判定门限检测时间为1到2帧，则即至少需要的维持时间范围是28*1*5ms到212*2*5ms，即1.280s到40.96s，小于60秒。
第二步，如果以当前电压判定门限V在定时器T时间内无法识别到同步信号时，当前的电压判定门限V加上ADC的最小有效位LSB(least significantbit)，即1，如果已经达到最大值，则为最小值，重复第二步；识别到同步后进入到第三步。
第三步，成功检测到同步信号后，按照同步信号的时间特征进行同步，并且维持该电压判定门限。重复第三步，直到无法识别同步信号进入第四步。
第四步，在无法识别同步信号后，考虑到可能是偶发干扰情况，所以以当前电压判定门限V检测同步，如果在N帧(例如2帧)内仍旧无法检测到同步，则进入第二步；否则进入第三步。
具有高抗干扰能力的TD-SCDMA直放站同步装置，射频信号通过射频耦合器，耦合一定量的射频信号，输出到射频检波器，射频检波器输出对应的检波模拟电压信号到ADC转换器，ADC转换器将数字信号传输给FPGA，FPGA对ADC的采样信号进行分析。FPGA通过ADC检测电压的数字信号，设定一个电压判定门限，将高于这个门限的电压定义为数字高，低于这个门限的电压定义为数字低，通过对高低信号的时间特征，分析同步信号。FPGA在一定时间内没有检测到同步信号的时候，则逐步调整电压判定门限，直到检测到同步信号。
为了克服固定的电压判定门限受干扰及信号强度的影响，本发明为一种动态电压判定门限调整方法通过检波同步装置来检测同步信号。该装置和方法根据检测不到同步信号后，维持同步5到60秒钟的特点，在维持时间内继续调整电压判定门限，检测同步信号，该方法保证了在维持时间内，尝试所有的电压判定门限，来检测同步信号，因此，提高了抗干扰能力。
附图说明
图1是TD-SCDMA传输信号帧格式及同步特征窗；
图2是本发明检波同步装置；
图3是同步方法流程图。
具体实施方式
本发明的实现方法见图1、图2、图3：
在TD-SCDMA直放站系统中，当检测不到同步信号的时候，需要维持同步时间5到60秒钟(根据行业标准)，因此，当同步信号丢失的时候，在维持同步的时间内，需要能够尝试所有的电压判定门限。同步流程图见图3。
第一步，设置一个定时器T，该定时器的定时时间设置要求是：至少大于等于一个子帧的长度，即大于5ms。因为至少需要在一个子帧长度时间里尝试一种电压判定门限。根据ADC的N位的精度，则需要维持时间长度为N*T。按照普通ADC精度8到12位，一个电压判定门限检测时间为1到2帧，则即至少需要的维持时间范围是28*1*5ms到212*2*5ms，即1.280s到40.96s，小于60秒。
第二步，如果以当前电压判定门限V在定时器T时间内无法识别到同步信号时，当前的电压判定门限V加上ADC的最小有效位LSB(least significantbit)，即1，如果已经达到最大值，则为最小值，重复第二步；识别到同步后进入到第三步。
第三步，成功检测到同步信号后，按照同步信号的时间特征进行同步，并且维持该电压判定门限。重复第三步，直到无法识别同步信号进入第四步。
第四步，在无法识别同步信号后，考虑到可能是偶发干扰情况，所以以当前电压判定门限V检测同步，如果在N帧(例如2帧)内仍旧无法检测到同步，则进入第二步；否则进入第三步。
具有高抗干扰能力的TD-SCDMA直放站同步装置见图1、图2、图3，射频信号通过射频耦合器，耦合一定量的射频信号，输出到射频检波器，射频检波器输出对应的检波模拟电压信号到ADC转换器，ADC转换器将数字信号传输给FPGA，FPGA对ADC的采样信号进行分析。FPGA通过ADC检测电压的数字信号，设定一个电压判定门限，将高于这个门限的电压定义为数字高，低于这个门限的电压定义为数字低，通过对高低信号的时间特征，分析同步信号。FPGA在一定时间内没有检测到同步信号的时候，则逐步调整电压判定门限(例如，以ADC最小步进LSB调整即加1，当超过ADC最大值的时候，设置位最小值)，直到检测到同步信号。
在TD-SCDMA系统中，信号传输的帧格式及特征窗如图1。对于包络检波同步的方式，其特征在于固定每一子帧的下行导频时隙(DwPTS)，即特征窗。DwPTS的特征，即25us低电平，50us高电平。实际中，由于TSO时隙的12.5us保护时隙，所以检测的低电平应该是37.5us，高电平为50us的同步特征窗。对于TD-SCDMA无线通信系统中的包络检波同步方式，其原理如图2，需要对射频信号进行耦合后，通过射频检波芯片，将高频的射频信号转换成的模拟电压信号，再将模拟电压信号转换成只有高和低的数字信号，通过数字信号特征，分析出同步信号。因此，将模拟电压信号转换成数字信号，需要一个电压判定门限，将低于电压判定门限的模拟电压信号转换为数字低信号，否则定义为数字高信号。但是实际中，由于干扰及信号强度的不同，检测出来的模拟电压信号变化范围很大，当使用固定电压判定门限时，模拟电压信号可能全部高于电压判定门限，也可能全部低于电压判定门限，或者这样情况下无法检测到同步信号，使同步范围变窄。如果使用DAC设置电压判定门限与比较器共同生成数字高低电平，传输给FPGA，则需要DAC和电压比较器两个器件；该发明只需要一个ADC器件，将电压判定门限的设定结合在FPGA中。
本发明中，射频信号通过射频耦合器1耦合到射频检波器2，生成模拟电压信号到ADC转换器3，转换成数字信号到FPGA4，在FPGA内，设定一个电压判定门限，与ADC转换的数字信号相互比较，高于电压判定门限的数字信号定义为数字高，否则定义为数字低，根据高低信号的特征，与同步特征窗相比较，当连续检测到同步信号(例如8次)，则正确检测到同步信号。在检测过程中，在设定的时间内(大于等于1个子帧即5ms)没有检测到同步信号的时候，以最小的步进调整电压判定门限，直到检测到同步信号；当检测到同步信号的时候，维持当前电压判定门限，直到再次检测不到同步信号，此时，为了防止偶发的干扰原因，在N帧(例如2帧)时间内维持该电压判定门限，如果仍然检测不到同步信号，则逐步调整电压判定门限。当受到强干扰的情况下(干扰信号+6dB＜＝有用信号)，射频信号的部分或者全部底噪被抬高，当前的电压判定门限可能已经检测不出同步信号，如果检测不到同步信号，通过逐步调整，直到检测到同步信号，调整后的电压判定门限大于或者等于调整前的电压判定门限，因此，当干扰信号减小或者消失时，在有用信号减弱的情况下，当前电压判定门限可能已经过高，无法检测同步信号，需要再次调整电压判定门限，通过逐步调整，直到再次检测出同步信号。该方法根据检测不到同步信号后，维持同步5到60秒钟的特点，在维持时间内继续调整电压判定门限，检测同步信号，该方法保证了在维持时间内，尝试所有的电压判定门限，来检测同步信号，因此，提高了抗干扰能力。
Claims (2)
1.一种具有高抗干扰能力的TD-SCDMA直放站同步方法，其特征在于：在TD-SCDMA直放站系统中，当同步信号丢失时，在维持同步的时间内，需要尝试所有的电压判定门限，其同步方法为：
第一步，设置一个定时器，该定时器的定时时间至少大于等于一个子帧的长度，至少需要在一个子帧长度时间里尝试一种电压判定门限；
第二步，如果以当前电压判定门限在定时器时间内无法识别到同步信号时，则当前的电压判定门限加上ADC的最小有效位，如果此时电压判定门限己经达到最大值，则将电压判定门限设置为最小值并重复进行同步识别，识别到同步后进入到第三步；
第三步，成功检测到同步信号后，按照同步信号的时间特征进行同步，并且维持该电压判定门限，重复第三步，直到无法识别同步信号进入第四步；
第四步，在无法识别同步信号后，考虑到可能是偶发干扰情况，以当前电压判定门限检测同步，如果在N帧内仍旧无法检测到同步，则进入第二步；否则进入第三步。
2.一种具有高抗干扰能力的TD-SCDMA直放站同步装置，其特征在于，包括：藕合一定量的射频信号后输出至射频检波器的射频耦合器；输出对应的检波模拟电压信号至ADC转换器的射频检波器；将检波模拟电压信号转换为数字信号的ADC转换器；以及通过ADC检测电压的数字信号，设定一个电压判定门限，将高于这个门限的电压定义为数字高，低于这个门限的电压定义为数字低，通过对高低信号的时间特征分析同步信号，并在一定时间内没有检测到同步信号时逐步调整电压判定门限，直至检测到同步信号的FPGA。
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