CN101281337A - 液晶显示装置及相关驱动方法 - Google Patents

Abstract

本发明公开一种具有双源极驱动电路的液晶显示装置及相关驱动方法，其使用数据写入同步控制机制以执行图像数据信号写入操作。此数据写入同步控制机制的操作包含：将所有图像数据信号馈入至第一及第二源极驱动电路；利用第一及第二源极驱动电路分别锁存奇数及偶数图像数据信号；利用第一源极驱动电路执行奇数图像数据信号的信号处理以产生第一组模拟数据信号；利用第二源极驱动电路执行偶数图像数据信号的信号处理以产生第二组模拟数据信号；将第一组模拟数据信号写入至多个第一像素单元；以及将第二组模拟数据信号写入至多个第二像素单元。本发明可节省边框面积，也可节省使用数据处理接口电路以执行数据析出及降频处理所导致的功率消耗。

Description

液晶显示装置及相关驱动方法

技术领域

本发明涉及一种液晶显示装置及相关驱动方法，尤其涉及一种基于具有数据写入同步控制机制的双源极驱动电路的液晶显示装置及相关驱动方法。

背景技术

液晶显示装置(Liquid Crystal Display，LCD)是目前广泛使用的一种平面显示器，其具有外型轻薄、省电以及无辐射污染等特征。液晶显示装置的工作原理利用改变液晶层两端的电压差来改变液晶层内的液晶分子的排列状态，用以改变液晶层的透光性，再配合背光模块所提供的光源以显示图像。

一般而言，液晶显示装置利用多条数据线与多条栅极线执行对多个像素单元的信号电压写入操作。对低解析度的液晶显示装置而言，因每一个像素单元的宽度较大，所以可使用单一源极驱动电路提供每一条数据线所要馈入的数据信号。但对高解析度的液晶显示装置而言，因每一个像素单元的宽度较小，所以通常使用两源极驱动电路设置于液晶显示装置的液晶显示面板的两侧，分别用以提供奇数数据线及偶数数据线所要馈入的数据信号。

图1为公知液晶显示装置的示意图。如图1所示，液晶显示装置100包含栅极驱动电路110、第一源极驱动电路120、第二源极驱动电路150、液晶显示面板190、数据处理接口电路199、多条栅极线GL1-GLm、及多条数据线DL1-DLn。栅极驱动电路110耦合于多条栅极线GL1-GLm，用以提供对应栅极信号至每一条栅极线。第一源极驱动电路120耦合于多条奇数数据线DL1、DL3…DLn-1，用以提供对应数据信号至每一条奇数数据线。第二源极驱动电路150耦合于多条偶数数据线DL2、DL4…DLn，用以提供对应数据信号至每一条偶数数据线。数据处理接口电路199耦合于第一源极驱动电路120及第二源极驱动电路150。输入至液晶显示装置100的图像数据信号Sdata先经由数据处理接口电路199的数据析出及降频处理，用以产生奇数数据信号Sdata_odd及偶数数据信号Sdata_even，再将奇数数据信号Sdata_odd馈入至第一源极驱动电路120，及将偶数数据信号Sdata_even馈入至第二源极驱动电路150。

换句话说，第一源极驱动电路120只接收图像数据信号Sdata的奇数数据信号Sdata_odd，第二源极驱动电路150只接收图像数据信号Sdata的偶数数据信号Sdata_even。第一源极驱动电路120执行奇数数据信号Sdata_odd的信号处理，用以产生对应数据信号馈入至多条奇数数据线DL1、DL3…DLn-1。第二源极驱动电路150执行偶数数据信号Sdata_even的信号处理，用以产生对应数据信号馈入至多条偶数数据线DL2、DL4…DLn。因此在公知液晶显示装置中，需要利用数据处理接口电路执行图像数据信号的数据析出及降频处理，才可进行图像显示操作。然而当液晶显示面板的解析度越高，或图像数据信号的灰阶数越多，则数据处理接口电路就需要设计更多的级数以快速执行图像数据信号的数据析出及降频处理，所以液晶显示装置就要耗用相当的边框面积以设置数据处理接口电路，此外，在液晶显示装置的操作中，功率消耗也会显著提高。

发明内容

依据本发明的实施例，其公开一种基于具有数据写入同步控制机制的双源极驱动电路的液晶显示装置，包含第一组数据线、第二组数据线、多条栅极线、栅极驱动电路、第一源极驱动电路、第二源极驱动电路及多个像素单元。第一组数据线用以接收第一组数据信号。第二组数据线用以接收第二组数据信号。每一条栅极线接收相对应的栅极信号。栅极驱动电路耦合于所述多个栅极线，用以提供所述多个栅极信号。第一源极驱动电路耦合于第一组数据线，用以于接收第一组数据信号及第二组数据信号后，将第一组数据信号传送至第一组数据线。第二源极驱动电路耦合于第二组数据线，用以于接收第一组数据信号及第二组数据信号后，将第二组数据信号传送至第二组数据线。每一个像素单元耦合于对应数据线及对应栅极线。

依据本发明的实施例，其还公开一种基于具有数据写入同步控制机制的双源极驱动电路的液晶显示装置，包含第一组数据线、第二组数据线、多条栅极线、栅极驱动电路、时钟脉冲控制器、第一源极驱动电路、第二源极驱动电路及多个像素单元。第一组数据线用以接收第一组数据信号。第二组数据线用以接收第二组数据信号。每一条栅极线接收相对应的栅极信号。栅极驱动电路耦合于所述多个栅极线，用以提供所述多个栅极信号。时钟脉冲控制器用以根据主时钟脉冲信号、水平同步信号、或垂直同步信号产生第一水平启始信号、第一水平时钟脉冲信号、第二水平启始信号及第二水平时钟脉冲信号，时钟脉冲控制器包含第一输出端、第二输出端、第三输出端及第四输出端，其中第一输出端用以输出第一水平启始信号，第二输出端用以输出第一水平时钟脉冲信号，第三输出端用以输出第二水平启始信号，第四输出端用以输出第二水平时钟脉冲信号。第一源极驱动电路耦合于时钟脉冲控制器以接收第一水平启始信号及第一水平时钟脉冲信号，还耦合于第一组数据线，用以于接收第一组数据信号及第二组数据信号后，根据第一水平启始信号及第一水平时钟脉冲信号将第一组数据信号传送至第一组数据线。第二源极驱动电路耦合于时钟脉冲控制器以接收第二水平启始信号及第二水平时钟脉冲信号，还耦合于第二组数据线，用以于接收第一组数据信号及第二组数据信号后，根据第二水平启始信号及第二水平时钟脉冲信号将第二组数据信号传送至第二组数据线。每一个像素单元耦合于对应数据线及对应栅极线。

依据本发明的实施例，其还公开一种用以驱动具有第一源极驱动电路及第二源极驱动电路的液晶显示装置的驱动方法，此驱动方法包含：利用第一源极驱动电路及第二源极驱动电路接收多个图像数据信号，其中所述多个图像数据信号包含第一组图像数据信号及第二组图像数据信号；经由第一源极驱动电路传输第一组图像数据信号至多个第一像素单元；以及经由第二源极驱动电路传输第二组图像数据信号至多个第二像素单元。

依据本发明的实施例，其还公开一种用以驱动具有第一源极驱动电路及第二源极驱动电路的液晶显示装置的驱动方法，此驱动方法包含：利用第一源极驱动电路接收多个图像数据信号，且利用第二源极驱动电路接收所述多个图像数据信号；利用第一源极驱动电路产生多个第一控制信号，且利用第二源极驱动电路产生多个第二控制信号；第一源极驱动电路根据所述多个第一控制信号，以数据覆盖方式锁存所述多个图像数据信号的多个奇数排序图像数据信号；第二源极驱动电路根据所述多个第二控制信号，以数据覆盖方式锁存所述多个图像数据信号的多个偶数排序图像数据信号；第一源极驱动电路执行所述多个奇数排序图像数据信号的信号处理以产生多个第一模拟数据信号；第二源极驱动电路执行所述多个偶数排序图像数据信号的信号处理以产生多个第二模拟数据信号；第一源极驱动电路输出所述多个第一模拟数据信号至液晶显示装置的多个第一像素单元；以及第二源极驱动电路输出所述多个第二模拟数据信号至液晶显示装置的多个第二像素单元。

本发明的液晶显示装置可节省设置数据处理接口电路所需的边框面积，而在液晶显示装置的操作中，也可节省公知使用数据处理接口电路以执行数据析出及降频处理所导致的功率消耗。

附图说明

图1为公知液晶显示装置的示意图。

图2为本发明基于具有数据写入同步控制机制的双源极驱动电路的液晶显示装置第一实施例示意图。

图3为图2的第一源极驱动电路的结构示意图。

图4为图2的第二源极驱动电路的结构示意图。

图5为图2的液晶显示装置的工作相关信号时序图，其中横轴为时间轴。

图6为本发明基于具有数据写入同步控制机制的双源极驱动电路的液晶显示装置第二实施例示意图。

图7为图6的第一源极驱动电路的结构示意图。

图8为图6的第二源极驱动电路的结构示意图。

图9为图6的液晶显示装置的工作相关信号时序图，其中横轴为时间轴

并且，上述附图中的附图标记说明如下：

100、200、600      液晶显示装置

110、210、610      栅极驱动电路

120、220、620      第一源极驱动电路

150、250、650      第二源极驱动电路

190、290、690      液晶显示面板

199                数据处理接口电路

225、625           第一移位寄存模块

230、630           第一取样保持模块

235、635           第一电平移位模块

240、640           第一数字至模拟转换模块

245、645           第一数据信号输出缓冲模块

255、655           第二移位寄存模块

260、660           第二取样保持模块

265、665           第二电平移位模块

270、670           第二数字至模拟转换模块

275、675           第二数据信号输出缓冲模块

280、680           时钟脉冲控制器

291、691           像素单元

681                第一水平启始信号产生器

683                第一水平时钟脉冲信号产生器

685                第二水平启始信号产生器

687                第二水平时钟脉冲信号产生器

Buf_D2-Buf_Dn      第二缓冲器

Buf_U1-Buf_Un-1    第一缓冲器

D1、D3、D5、D7     奇数图像数据信号

D2、D4、D6、D8     偶数图像数据信号

Dx                 虚拟数据信号

DAC_D2-DAC_Dn      第二数字至模拟转换器

DAC_U1-DAC_Un-1    第一数字至模拟转换器

DL1-DLn            数据线

GL1-GLm            栅极线

HCK                水平时钟脉冲信号

HCK1               第一水平时钟脉冲信号

HCK2               第二水平时钟脉冲信号

HST                水平启始信号

HST1               第一水平启始信号

HST2               第二水平启始信号

HS                 水平同步信号

LS_D2-LS_Dn        第二电平移位器

LS_U1-LS_Un-1      第一电平移位器

MCK                主时钟脉冲信号

Sdata              图像数据信号

Sdata_odd          奇数数据信号

Sdata_even         偶数数据信号

SL_D2-SL_Dn        第二锁存器

SL_U1-SL_Un-1      第一锁存器

SR_D1-SR_Dn        第二移位寄存器

SR_U1-SR_Un        第一移位寄存器

Sen_D1-Sen_Dn      第二控制信号

Sen_U1-Sen_Un      第一控制信号

VS                 垂直同步信号

具体实施方式

为让本发明更显而易懂，下文依本发明的基于具有数据写入同步控制机制的双源极驱动电路的液晶显示装置及相关驱动方法，特举实施例配合附图作详细说明，但所提供的实施例并不用以限制本发明所涵盖的范围。

请参考图2，图2为本发明基于具有数据写入同步控制机制的双源极驱动电路的液晶显示装置第一实施例示意图。液晶显示装置200包含栅极驱动电路210、第一源极驱动电路220、第二源极驱动电路250、时钟脉冲控制器280、液晶显示面板290、多条栅极线GL1-GLm、及多条数据线DL1-DLn。时钟脉冲控制器280耦合于第一源极驱动电路220及第二源极驱动电路250，用以根据主时钟脉冲(Master Clock)信号MCK、水平同步(HorizontalSynchronization)信号HS、或垂直同步(Vertical Synchronization)信号VS产生水平启始(Horizontal Start)信号HST及水平时钟脉冲(Horizontal Clock)信号HCK，并将水平启始信号HST及水平时钟脉冲信号HCK馈入至第一源极驱动电路220及第二源极驱动电路250。液晶显示面板290包含多个像素单元291，每一个像素单元291耦合于对应栅极线及对应数据线。

第一源极驱动电路220包含第一移位寄存模块225、第一取样保持模块230、第一电平移位模块235、第一数字至模拟转换模块240、及第一数据信号输出缓冲模块245。第一移位寄存模块225用以根据水平启始信号HST及水平时钟脉冲信号HCK产生多个第一控制信号。第一取样保持模块230用以接收图像数据信号Sdata，并根据所述多个第一控制信号锁存具有奇数排序的图像数据信号Sdata。

请参考图3，图3为图2的第一源极驱动电路220的结构示意图。如图3所示，第一移位寄存模块225包含多个第一移位寄存器(Shift Register)SR_U1，SR_U2…SR_Un，第一取样保持模块230包含多个第一锁存器(Latch)SL_U1，SL_U3…SL_Un-1，第一电平移位模块235包含多个第一电平移位器LS_U1，LS_U3…LS_Un-1，第一数字至模拟转换模块240包含多个第一数字至模拟转换器DAC_U1，DAC_U3…DAC_Un-1，第一数据信号输出缓冲模块245包含多个第一缓冲器Buf_U1，Buf_U3…Buf_Un-1。

具有奇数排序的每一个第一移位寄存器直接耦合于相对应的第一锁存器，用以将所产生的第一控制信号馈入至相对应的第一锁存器。举例而言，具有第一排序的第一移位寄存器SR_U1直接耦合于第一锁存器SL_U1，用以将所产生的第一控制信号Sen_U1馈入至第一锁存器SL_U1，具有第三排序的第一移位寄存器SR_U3直接耦合于第一锁存器SL_U3，用以将所产生的第一控制信号Sen_U3馈入至第一锁存器SL_U3。具有偶数排序的每一个第一移位寄存器没有直接耦合于任何第一锁存器，也就是说，所产生的多个第一控制信号Sen_U2，Sen_U4…Sen_Un并没有馈入至任何第一锁存器。所以，第一取样保持模块230所接收的图像数据信号Sdata中，只有具有奇数排序的图像数据信号Sdata会被锁存。请注意，在图3中，第一锁存器的数目实质上只有第一移位寄存器的数目的一半。

每一个第一电平移位器耦合于对应第一锁存器，用以执行具有奇数排序的对应图像数据信号Sdata的电平移位处理。每一个第一数字至模拟转换器耦合于对应第一电平移位器，用以执行具有奇数排序的对应图像数据信号Sdata的数字至模拟转换处理。每一个第一缓冲器耦合于对应第一数字至模拟转换器，用以执行具有奇数排序的对应图像数据信号Sdata的数据输出缓冲处理。每一个第一缓冲器还耦合于对应奇数数据线，举例而言，第一缓冲器Buf_U1耦合于第一数字至模拟转换器DAC_U1与数据线DL1之间，第一缓冲器Buf_U3耦合于第一数字至模拟转换器DAC_U3与数据线DL3之间。

第二源极驱动电路250包含第二移位寄存模块255、第二取样保持模块260、第二电平移位模块265、第二数字至模拟转换模块270、及第二数据信号输出缓冲模块275。第二移位寄存模块255用以根据水平启始信号HST及水平时钟脉冲信号HCK产生多个第二控制信号。第二取样保持模块260用以接收图像数据信号Sdata，并根据所述多个第二控制信号锁存具有偶数排序的图像数据信号Sdata。

请参考图4，图4为图2的第二源极驱动电路250的结构示意图。如图4所示，第二移位寄存模块255包含多个第二移位寄存器SR_D1，SR_D2…SR_Dn，第二取样保持模块260包含多个第二锁存器SL_D2，SL_D4…SL_Dn，第二电平移位模块265包含多个第二电平移位器LS_D2，LS_D4…LS_Dn，第二数字至模拟转换模块270包含多个第二数字至模拟转换器DAC_D2，DAC_D4…DAC_Dn，第二数据信号输出缓冲模块275包含多个第二缓冲器Buf_D2，Buf_D4…Buf_Dn。

具有偶数排序的每一个第二移位寄存器直接耦合于相对应的第二锁存器，用以将所产生的第二控制信号馈入至相对应的第二锁存器。举例而言，具有第二排序的第二移位寄存器SR_D2直接耦合于第二锁存器SL_D2，用以将所产生的第二控制信号Sen_D2馈入至第二锁存器SL_D2，具有第四排序的第二移位寄存器SR_D4直接耦合于第二锁存器SL_D4，用以将所产生的第二控制信号Sen_D4馈入至第二锁存器SL_D4。具有奇数排序的每一个第二移位寄存器没有直接耦合于任何第二锁存器，也就是说，所产生的多个第二控制信号Sen_D1，Sen_D3…Sen_Dn-1并没有馈入至任何第二锁存器。所以，第二取样保持模块260所接收的图像数据信号Sdata中，只有具有偶数排序的图像数据信号Sdata会被锁存。请注意，在图4中，第二锁存器的数目实质上只有第二移位寄存器的数目的一半。

每一个第二电平移位器耦合于对应第二锁存器，用以执行具有偶数排序的对应图像数据信号Sdata的电平移位处理。每一个第二数字至模拟转换器耦合于对应第二电平移位器，用以执行具有偶数排序的对应图像数据信号Sdata的数字至模拟转换处理。每一个第二缓冲器耦合于对应第二数字至模拟转换器，用以执行具有偶数排序的对应图像数据信号Sdata的数据输出缓冲处理。每一个第二缓冲器还耦合于对应偶数数据线，举例而言，第二缓冲器Buf_D2耦合于第二数字至模拟转换器DAC_D2与数据线DL2之间，第二缓冲器Buf_D4耦合于第二数字至模拟转换器DAC_D4与数据线DL4之间。

图5为图2的液晶显示装置的工作相关信号时序图，其中横轴为时间轴。在图5中，由上往下的信号分别为主时钟脉冲信号MCK、图像数据信号Sdata、水平启始信号HST、水平时钟脉冲信号HCK、多个第一控制信号、及多个第二控制信号。当水平启始信号HST于时间T0内馈入一使能脉冲至第一移位寄存模块225及第二移位寄存模块255后，多个第一控制信号及多个第二控制信号即根据水平时钟脉冲信号HCK的每一半周期时间而依序被使能。

举例而言，于时间T1内，第一移位寄存器SR_U1及第二移位寄存器SR_D1分别输出使能的第一控制信号Sen_U1及第二控制信号Sen_D1，于时间T2内，第一移位寄存器SR_U2及第二移位寄存器SR_D2分别输出使能的第一控制信号Sen_U2及第二控制信号Sen_D2，于时间T3内，第一移位寄存器SR_U3及第二移位寄存器SR_D3分别输出使能的第一控制信号Sen_U3及第二控制信号Sen_D3，于时间T4内，第一移位寄存器SR_U4及第二移位寄存器SR_D4分别输出使能的第一控制信号Sen_U4及第二控制信号Sen_D4，其余类推。

如前所述，只有具有奇数排序的第一移位寄存器直接耦合于相对应的第一锁存器，即只有具有奇数排序的第一移位寄存器所产生的第一控制信号可馈入至相对应的第一锁存器以执行相对应图像数据信号Sdata的锁存操作。换句话说，只有奇数图像数据信号Sdata会被锁存于多个第一锁存器SL_U1，SL_U3…SL_Un-1。举例而言，如图5所示，当第一控制信号Sen_U1及Sen_U3分别于时间T1及T3内被使能时，第一锁存器SL_U1及SL_U3可分别锁存奇数图像数据信号D1及D3，而当第一控制信号Sen_U2及Sen_U4分别于时间T2及T4内被使能时，并没有产生任何作用，即使能的第一控制信号Sen_U2及Sen_U4为无作用的使能信号。被锁存的多个奇数图像数据信号Sdata经由多个第一电平移位器LS_U1，LS_U3…LS_Un-1的电平移位处理，及多个第一数字至模拟转换器DAC_U1，DAC_U3…DAC_Un-1的数字至模拟转换处理后，产生多个第一模拟数据信号，再经由多个第一缓冲器Buf_U1，Buf_U3…Buf_Un-1的数据缓冲驱动处理，将多个第一模拟数据信号分别馈入至奇数数据线DL1，DL3…DLn-1，用以进行相对应像素单元291的数据信号写入操作。

此外，只有具有偶数排序的第二移位寄存器直接耦合于相对应的第二锁存器，即只有具有偶数排序的第二移位寄存器所产生的第二控制信号可馈入至相对应的第二锁存器以执行相对应图像数据信号Sdata的锁存操作。换句话说，只有偶数图像数据信号Sdata会被锁存于多个第二锁存器SL_D2，SL_D4…SL_Dn。举例而言，如图5所示，当第二控制信号Sen_D2及Sen_D4分别于时间T2及T4内被使能时，第二锁存器SL_D2及SL_D4可分别锁存偶数图像数据信号D2及D4，而当第二控制信号Sen_D1及Sen_D3分别于时间T1及T3内被使能时，并没有产生任何作用，即使能的第二控制信号Sen_D1及Sen_D3为无作用的使能信号。被锁存的多个偶数图像数据信号Sdata经由多个第二电平移位器LS_D2，LS_D4…LS_Dn的电平移位处理，及多个第二数字至模拟转换器DAC_D2，DAC_D4…DAC_Dn的数字至模拟转换处理后，产生多个第二模拟数据信号，再经由多个第二缓冲器Buf_D2，Buf_D4…Buf_Dn的数据缓冲驱动处理，将多个第二模拟数据信号分别馈入至偶数数据线DL2，DL4…DLn，用以进行相对应像素单元291的数据信号写入操作。

由上述可知，本发明的液晶显示装置200并不包含数据处理接口电路，也就是说，液晶显示装置200可在不经由数据处理接口电路的数据析出及降频处理情况下，将图像数据信号直接馈入至第一源极驱动电路220及第二源极驱动电路250，以进行数据写入操作。所以液晶显示装置200可节省设置数据处理接口电路所需的边框面积，而在液晶显示装置200的操作中，也可节省公知使用数据处理接口电路以执行数据析出及降频处理所导致的功率消耗。

请参考图6，图6为本发明基于具有数据写入同步控制机制的双源极驱动电路的液晶显示装置第二实施例示意图。液晶显示装置600包含栅极驱动电路610、第一源极驱动电路620、第二源极驱动电路650、时钟脉冲控制器680、液晶显示面板690、多条栅极线GL1-GLm、及多条数据线DL1-DLn。时钟脉冲控制器680耦合于第一源极驱动电路620及第二源极驱动电路650，用以根据主时钟脉冲信号MCK、水平同步信号HS、或垂直同步信号VS产生第一水平启始信号HST1、第一水平时钟脉冲信号HCK1、第二水平启始信号HST2、及第二水平时钟脉冲信号HCK2，其中第一水平启始信号HST1及第一水平时钟脉冲信号HCK1经由时钟脉冲控制器680的第一输出端及第二输出端而馈入至第一源极驱动电路620，第二水平启始信号HST2及第二水平时钟脉冲信号HCK2经由时钟脉冲控制器680的第三输出端及第四输出端而馈入至第二源极驱动电路650。液晶显示面板690包含多个像素单元691，每一个像素单元691耦合于对应栅极线及对应数据线。

时钟脉冲控制器680包含第一水平启始信号产生器681、第一水平时钟脉冲信号产生器683、第二水平启始信号产生器685、及第二水平时钟脉冲信号产生器687。第一水平启始信号产生器681用以产生第一水平启始信号HST1，第一水平时钟脉冲信号产生器683用以产生第一水平时钟脉冲信号HCK1，第二水平启始信号产生器685用以产生第二水平启始信号HST2，第二水平时钟脉冲信号产生器687用以产生第二水平时钟脉冲信号HCK2。第一水平启始信号产生器681、第一水平时钟脉冲信号产生器683、第二水平启始信号产生器685、及第二水平时钟脉冲信号产生器687的电路设计并不需各别独立，而可具有重叠的共用电路。

第一源极驱动电路620包含第一移位寄存模块625、第一取样保持模块630、第一电平移位模块635、第一数字至模拟转换模块640、及第一数据信号输出缓冲模块645。第一移位寄存模块625用以根据第一水平启始信号HST1及第一水平时钟脉冲信号HCK1产生多个第一控制信号。第一取样保持模块630用以接收图像数据信号Sdata，并根据所述多个第一控制信号锁存具有奇数排序的图像数据信号Sdata。

请参考图7，图7为图6的第一源极驱动电路620的结构示意图。如图7所示，第一移位寄存模块625包含多个第一移位寄存器SR_U1，SR_U3…SR_Un-1，第一取样保持模块630包含多个第一锁存器SL_U1，SL_U3…SL_Un-1，第一电平移位模块635包含多个第一电平移位器LS_U1，LS_U3…LS_Un-1，第一数字至模拟转换模块640包含多个第一数字至模拟转换器DAC_U1，DAC_U3…DAC_Un-1，第一数据信号输出缓冲模块645包含多个第一缓冲器Buf_U1，Buf_U3…Buf_Un-1。

每一个第一移位寄存器直接耦合于相对应的第一锁存器，用以将所产生的第一控制信号馈入至相对应的第一锁存器。举例而言，第一移位寄存器SR_U1直接耦合于第一锁存器SL_U1，用以将所产生的第一控制信号Sen_U1馈入至第一锁存器SL_U1，第一移位寄存器SR_U3直接耦合于第一锁存器SL_U3，用以将所产生的第一控制信号Sen_U3馈入至第一锁存器SL_U3。所以，在图7中，第一锁存器的数目实质上等于第一移位寄存器的数目。在每一个第一锁存器的锁存操作中，当对应第一控制信号被持续使能时，可先后锁存两个连续数据信号，而先被锁存的数据信号被后锁存的数据信号覆盖。换句话说，在第一取样保持模块630所接收的图像数据信号Sdata中，每一个第一锁存器于对应第一控制信号被持续使能后，只锁存具有奇数排序的图像数据信号Sdata，而具有偶数排序的图像数据信号Sdata则在锁存后被覆盖。

每一个第一电平移位器耦合于对应第一锁存器，用以执行具有奇数排序的对应图像数据信号Sdata的电平移位处理。每一个第一数字至模拟转换器耦合于对应第一电平移位器，用以执行具有奇数排序的对应图像数据信号Sdata的数字至模拟转换处理。每一个第一缓冲器耦合于对应第一数字至模拟转换器，用以执行具有奇数排序的对应图像数据信号Sdata的数据输出缓冲处理。每一个第一缓冲器还耦合于对应奇数数据线，举例而言，第一缓冲器Buf_U1耦合于第一数字至模拟转换器DAC_U1与数据线DL1之间，第一缓冲器Buf_U3耦合于第一数字至模拟转换器DAC_U3与数据线DL3之间。

第二源极驱动电路650包含第二移位寄存模块655、第二取样保持模块660、第二电平移位模块665、第二数字至模拟转换模块670、及第二数据信号输出缓冲模块675。第二移位寄存模块655用以根据第二水平启始信号HST2及第二水平时钟脉冲信号HCK2产生多个第二控制信号。第二取样保持模块660用以接收图像数据信号Sdata，并根据所述多个第二控制信号锁存具有偶数排序的图像数据信号Sdata。

请参考图8，图8为图6的第二源极驱动电路650的结构示意图。如图8所示，第二移位寄存模块655包含多个第二移位寄存器SR_D2，SR_D4…SR_Dn，第二取样保持模块660包含多个第二锁存器SL_D2，SL_D4…SL_Dn，第二电平移位模块665包含多个第二电平移位器LS_D2，LS_D4…LS_Dn，第二数字至模拟转换模块670包含多个第二数字至模拟转换器DAC_D2，DAC_D4…DAC_Dn，第二数据信号输出缓冲模块675包含多个第二缓冲器Buf_D2，Buf_D4…Buf_Dn。

每一个第二移位寄存器直接耦合于相对应的第二锁存器，用以将所产生的第二控制信号馈入至相对应的第二锁存器。举例而言，第二移位寄存器SR_D2直接耦合于第二锁存器SL_D2，用以将所产生的第二控制信号Sen_D2馈入至第二锁存器SL_D2，第二移位寄存器SR_D4直接耦合于第二锁存器SL_D4，用以将所产生的第二控制信号Sen_D4馈入至第二锁存器SL_D4。所以，在图8中，第二锁存器的数目实质上等于第二移位寄存器的数目。在每一个第二锁存器的锁存操作中，当对应第二控制信号被持续使能时，可先后锁存两个连续数据信号，而先被锁存的数据信号被后锁存的数据信号覆盖。换句话说，在第二取样保持模块660所接收的图像数据信号Sdata中，每一个第二锁存器于对应第二控制信号被持续使能后，只锁存具有偶数排序的图像数据信号Sdata，而具有奇数排序的图像数据信号Sdata则在锁存后被覆盖。

每一个第二电平移位器耦合于对应第二锁存器，用以执行具有偶数排序的对应图像数据信号Sdata的电平移位处理。每一个第二数字至模拟转换器耦合于对应第二电平移位器，用以执行具有偶数排序的对应图像数据信号Sdata的数字至模拟转换处理。每一个第二缓冲器耦合于对应第二数字至模拟转换器，用以执行具有偶数排序的对应图像数据信号Sdata的数据输出缓冲处理。每一个第二缓冲器还耦合于对应偶数数据线，举例而言，第二缓冲器Buf_D2耦合于第二数字至模拟转换器DAC_D2与数据线DL2之间，第二缓冲器Buf_D4耦合于第二数字至模拟转换器DAC_D4与数据线DL4之间。

图9为图6的液晶显示装置的工作相关信号时序图，其中横轴为时间轴。在图9中，由上往下的信号分别为主时钟脉冲信号MCK、图像数据信号Sdata、第一水平启始信号HST1、第一水平时钟脉冲信号HCK1、多个第一控制信号、第二水平启始信号HST2、第二水平时钟脉冲信号HCK2、及多个第二控制信号。当第一水平启始信号HST1于时间T10内馈入一使能脉冲至第一移位寄存模块625后，多个第一控制信号即根据第一水平时钟脉冲信号HCK1的每一半周期时间而依序被使能。每一个第一锁存器于对应第一控制信号被持续使能的时间内，会先锁存一数据信号，再锁存另一数据信号，而后锁存的数据信号会覆盖前锁存的数据信号。

举例而言，于时间T11内，第一移位寄存器SR_U1输出使能的第一控制信号Sen_U1，第一锁存器SL_U1会先锁存虚拟数据信号Dx，再锁存奇数图像数据信号D1，且奇数图像数据信号D1会覆盖虚拟数据信号Dx。于时间T12内，第一移位寄存器SR_U3输出使能的第一控制信号Sen_U3，第一锁存器SL_U3会先锁存偶数图像数据信号D2，再锁存奇数图像数据信号D3，且奇数图像数据信号D3会覆盖偶数图像数据信号D2。于时间T13内，第一移位寄存器SR_U5输出使能的第一控制信号Sen_U5，第一锁存器SL_U5会先锁存偶数图像数据信号D4，再锁存奇数图像数据信号D5，且奇数图像数据信号D5会覆盖偶数图像数据信号D4，其余类推。换句话说，只有奇数图像数据信号Sdata会被锁存于多个第一锁存器SL_U1，SL_U3…SL_Un-1。

被锁存的多个奇数图像数据信号Sdata经由多个第一电平移位器LS_U1，LS_U3…LS_Un-1的电平移位处理，及多个第一数字至模拟转换器DAC_U1，DAC_U3…DAC_Un-1的数字至模拟转换处理后，产生多个第一模拟数据信号，再经由多个第一缓冲器Buf_U1，Buf_U3…Buf_Un-1的数据缓冲驱动处理，将多个第一模拟数据信号分别馈入至奇数数据线DL1，DL3…DLn-1，用以进行相对应像素单元691的数据信号写入操作。

当第二水平启始信号HST2于时间T20馈入一使能脉冲至第二移位寄存模块655后，多个第二控制信号即根据第二水平时钟脉冲信号HCK2的每一半周期时间而依序被使能。每一个第二锁存器于对应第二控制信号被持续使能的时间内，会先锁存一数据信号，再锁存另一数据信号，而后锁存的数据信号会覆盖前锁存的数据信号。

举例而言，于时间T21内，第二移位寄存器SR_D2输出使能的第二控制信号Sen_D2，第二锁存器SL_D2会先锁存奇数图像数据信号D1，再锁存偶数图像数据信号D2，且偶数图像数据信号D2会覆盖奇数图像数据信号D1。于时间T22内，第二移位寄存器SR_D4输出使能的第二控制信号Sen_D4，第二锁存器SL_D4会先锁存奇数图像数据信号D3，再锁存偶数图像数据信号D4，且偶数图像数据信号D4会覆盖奇数图像数据信号D3。于时间T23内，第二移位寄存器SR_D6输出使能的第二控制信号Sen_D6，第二锁存器SL_D6会先锁存奇数图像数据信号D5，再锁存偶数图像数据信号D6，且偶数图像数据信号D6会覆盖奇数图像数据信号D5，其余类推。换句话说，只有偶数图像数据信号Sdata会被锁存于多个第二锁存器SL_D2，SL_D4…SL_Dn。

被锁存的多个偶数图像数据信号Sdata经由多个第二电平移位器LS_D2，LS_D4…LS_Dn的电平移位处理，及多个第二数字至模拟转换器DAC_D2，DAC_D4…DAC_Dn的数字至模拟转换处理后，产生多个第二模拟数据信号，再经由多个第二缓冲器Buf_D2，Buf_D4…Buf_Dn的数据缓冲驱动处理，将多个第二模拟数据信号分别馈入至偶数数据线DL2，DL4…DLn，用以进行相对应像素单元691的数据信号写入操作。

由上述可知，本发明的液晶显示装置600并不包含数据处理接口电路，也就是说，液晶显示装置600可在不经由数据处理接口电路的数据析出及降频处理情况下，将图像数据信号直接馈入至第一源极驱动电路620及第二源极驱动电路650，以进行数据写入操作。所以液晶显示装置600可节省设置数据处理接口电路所需的边框面积，而在液晶显示装置600的操作中，也可节省公知使用数据处理接口电路以执行数据析出及降频处理所导致的功率消耗。

虽然本发明已以实施例公开如上，然而其并非用以限定本发明，任何具有本发明所属技术领域的普通技术人员，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (28)

1.一种基于具有数据写入同步控制机制的双源极驱动电路的液晶显示装置，包含：

一第一组数据线，用以接收一第一组数据信号；

一第二组数据线，用以接收一第二组数据信号；

多条栅极线，每一条栅极线接收相对应的一栅极信号；

一栅极驱动电路，耦合于所述多个栅极线，用以提供所述多个栅极信号；

一第一源极驱动电路，耦合于该第一组数据线，用以于接收该第一组数据信号及该第二组数据信号后，将该第一组数据信号传送至该第一组数据线；

一第二源极驱动电路，耦合于该第二组数据线，用以于接收该第一组数据信号及该第二组数据信号后，将该第二组数据信号传送至该第二组数据线；以及

多个像素单元，每一个像素单元耦合于一对应数据线及一对应栅极线。

2.如权利要求1所述的液晶显示装置，其中：

该第一源极驱动电路包含：

一第一移位寄存模块，用以接收一水平启始信号及一水平时钟脉冲信号，并根据该水平启始信号及该水平时钟脉冲信号产生多个第一控制信号，该第一移位寄存模块包含：

多个第一移位寄存器，每一个第一移位寄存器用以产生一对应第一控制信号；以及

一第一取样保持模块，耦合于该第一移位寄存模块，用以接收该第一组数据信号及该第二组数据信号，并根据所述多个第一控制信号锁存该第一组数据信号，该第一取样保持模块包含：

多个第一锁存器，每一个第一锁存器耦接于具有奇数排序的一对应第一移位寄存器，用以根据一对应第一控制信号锁存该第一组数据信号的一对应数据信号；以及

该第二源极驱动电路包含：

一第二移位寄存模块，用以接收该水平启始信号及该水平时钟脉冲信号，并根据该水平启始信号及该水平时钟脉冲信号产生多个第二控制信号，该第二移位寄存模块包含：

多个第二移位寄存器，每一个第二移位寄存器用以产生一对应第二控制信号；以及

一第二取样保持模块，耦合于该第二移位寄存模块，用以接收该第一组数据信号及该第二组数据信号，并根据所述多个第二控制信号锁存该第二组数据信号，该第二取样保持模块包含：

多个第二锁存器，每一个第二锁存器耦接于具有偶数排序的一对应第二移位寄存器，用以根据一对应第二控制信号锁存该第二组数据信号的一对应数据信号。

3.如权利要求2所述的液晶显示装置，还包含：

一时钟脉冲控制器，耦合于该第一移位寄存模块及该第二移位寄存模块，用以根据一主时钟脉冲信号、一水平同步信号、或一垂直同步信号产生该水平启始信号及该水平时钟脉冲信号。

4.如权利要求2所述的液晶显示装置，其中所述多个第一锁存器的数目实质上为所述多个第一移位寄存器的数目的一半，且所述多个第二锁存器的数目实质上为所述多个第二移位寄存器的数目的一半。

5.如权利要求2所述的液晶显示装置，其中：

该第一源极驱动电路还包含：

一第一电平移位模块，耦合于该第一取样保持模块，用以执行该第一组数据信号的电平移位处理；以及

该第二源极驱动电路还包含：

一第二电平移位模块，耦合于该第二取样保持模块，用以执行该第二组数据信号的电平移位处理。

6.如权利要求2所述的液晶显示装置，其中：

该第一源极驱动电路还包含：

一第一数字至模拟转换模块，耦合于该第一取样保持模块，用来执行该第一组数据信号的数字至模拟转换处理以产生一第一组模拟数据信号；以及

该第二源极驱动电路还包含：

一第二数字至模拟转换模块，耦合于该第二取样保持模块，用来执行该第二组数据信号的数字至模拟转换处理以产生一第二组模拟数据信号。

7.如权利要求6所述的液晶显示装置，其中：

该第一源极驱动电路还包含：

一第一数据信号输出缓冲模块，耦合于该第一数字至模拟转换模块与该第一组数据线之间，用来执行该第一组模拟数据信号的数据缓冲驱动处理；以及

该第二源极驱动电路还包含：

一第二数据信号输出缓冲模块，耦合于该第二数字至模拟转换模块与该第二组数据线之间，用来执行该第二组模拟数据信号的数据缓冲驱动处理。

8.一种基于具有数据写入同步控制机制的双源极驱动电路的液晶显示装置，包含：

一第一组数据线，用以接收一第一组数据信号；

一第二组数据线，用以接收一第二组数据信号；

多条栅极线，每一条栅极线接收相对应的一栅极信号；

一栅极驱动电路，耦合于所述多个栅极线，用以提供所述多个栅极信号；

一时钟脉冲控制器，用以根据一主时钟脉冲信号、一水平同步信号、或一垂直同步信号产生一第一水平启始信号、一第一水平时钟脉冲信号、一第二水平启始信号及一第二水平时钟脉冲信号，该时钟脉冲控制器包含：

一第一输出端，用以输出该第一水平启始信号；

一第二输出端，用以输出该第一水平时钟脉冲信号；

一第三输出端，用以输出该第二水平启始信号；以及

一第四输出端，用以输出该第二水平时钟脉冲信号；

一第一源极驱动电路，耦合于该时钟脉冲控制器的第一输出端及第二输出端以接收该第一水平启始信号及该第一水平时钟脉冲信号，还耦合于该第一组数据线，用以于接收该第一组数据信号及该第二组数据信号后，根据该第一水平启始信号及该第一水平时钟脉冲信号将该第一组数据信号传送至该第一组数据线；

一第二源极驱动电路，耦合于该时钟脉冲控制器的第三输出端及第四输出端以接收该第二水平启始信号及该第二水平时钟脉冲信号，还耦合于该第二组数据线，用以于接收该第一组数据信号及该第二组数据信号后，根据该第二水平启始信号及该第二水平时钟脉冲信号将该第二组数据信号传送至该第二组数据线；以及

多个像素单元，每一个像素单元耦合于一对应数据线及一对应栅极线。

9.如权利要求8所述的液晶显示装置，其中该时钟脉冲控制器包含：

一第一水平启始信号产生器，耦合于该时钟脉冲控制器的第一输出端，用以产生该第一水平启始信号；

一第一水平时钟脉冲信号产生器，耦合于该时钟脉冲控制器的第二输出端，用以产生该第一水平时钟脉冲信号；

一第二水平启始信号产生器，耦合于该时钟脉冲控制器的第三输出端，用以产生该第二水平启始信号；以及

一第二水平时钟脉冲信号产生器，耦合于该时钟脉冲控制器的第四输出端，用以产生该第二水平时钟脉冲信号；

其中该第一水平启始信号产生器、该第一水平时钟脉冲信号产生器、该第二水平启始信号产生器、及该第二水平时钟脉冲信号产生器可有共用电路部分。

10.如权利要求8所述的液晶显示装置，其中：

该第一源极驱动电路包含：

一第一移位寄存模块，用以根据该第一水平启始信号及该第一水平时钟脉冲信号产生多个第一控制信号，该第一移位寄存模块包含：

多个第一移位寄存器，每一个第一移位寄存器用以产生一对应第一控制信号；以及

一第一取样保持模块，耦合于该第一移位寄存模块，用以接收该第一组数据信号及该第二组数据信号，并根据所述多个第一控制信号，锁存该第一组数据信号，该第一取样保持模块包含：

多个第一锁存器，每一个第一锁存器耦接于一对应第一移位寄存器，用以根据一对应第一控制信号锁存该第一组数据信号的一对应数据信号；以及

该第二源极驱动电路包含：

一第二移位寄存模块，用以根据该第二水平启始信号及该第二水平时钟脉冲信号产生多个第二控制信号，该第二移位寄存模块包含：

多个第二移位寄存器，每一个第二移位寄存器用以产生一对应第二控制信号；以及

一第二取样保持模块，耦合于该第二移位寄存模块，用以接收该第一组数据信号及该第二组数据信号，并根据所述多个第二控制信号，锁存该第二组数据信号，该第二取样保持模块包含：

多个第二锁存器，每一个第二锁存器耦接于一对应第二移位寄存器，用以根据一对应第二控制信号锁存该第二组数据信号的一对应数据信号。

11.如权利要求10所述的液晶显示装置，其中所述多个第一锁存器的数目实质上等于所述多个第一移位寄存器的数目，且所述多个第二锁存器的数目实质上等于所述多个第二移位寄存器的数目。

12.如权利要求10所述的液晶显示装置，其中：

该第一源极驱动电路还包含：

一第一电平移位模块，耦合于该第一取样保持模块，用以执行该第一组数据信号的电平移位处理；以及

该第二源极驱动电路还包含：

一第二电平移位模块，耦合于该第二取样保持模块，用以执行该第二组数据信号的电平移位处理。

13.如权利要求10所述的液晶显示装置，其中：

该第一源极驱动电路还包含：

一第一数字至模拟转换模块，耦合于该第一取样保持模块，用来执行该第一组数据信号的数字至模拟转换处理以产生一第一组模拟数据信号；以及

该第二源极驱动电路还包含：

一第二数字至模拟转换模块，耦合于该第二取样保持模块，用来执行该第二组数据信号的数字至模拟转换处理以产生一第二组模拟数据信号。

14.如权利要求13所述的液晶显示装置，其中：

该第一源极驱动电路还包含：

一第一数据信号输出缓冲模块，耦合于该第一数字至模拟转换模块与该第一组数据线之间，用来执行该第一组模拟数据信号的数据缓冲驱动处理；以及

该第二源极驱动电路还包含：

一第二数据信号输出缓冲模块，耦合于该第二数字至模拟转换模块与该第二组数据线之间，用来执行该第二组模拟数据信号的数据缓冲驱动处理。

15.一种用以驱动一液晶显示装置的驱动方法，该液晶显示装置包含一第一源极驱动电路及一第二源极驱动电路，该驱动方法包含：

利用该第一源极驱动电路及该第二源极驱动电路接收多个图像数据信号，其中所述多个图像数据信号包含一第一组图像数据信号及一第二组图像数据信号；

经由该第一源极驱动电路传输该第一组图像数据信号至多个第一像素单元；以及

经由该第二源极驱动电路传输该第二组图像数据信号至多个第二像素单元。

16.如权利要求15所述的驱动方法，其中经由该第一源极驱动电路传输该第一组图像数据信号至所述多个第一像素单元，包含：

利用该第一源极驱动电路产生多个第一控制信号；

该第一源极驱动电路根据所述多个第一控制信号的多个奇数排序第一控制信号，锁存该第一组图像数据信号；

该第一源极驱动电路执行该第一组图像数据信号的信号处理以产生多个第一模拟数据信号；以及

该第一源极驱动电路输出所述多个第一模拟数据信号至该液晶显示装置的所述多个第一像素单元。

17.如权利要求16所述的驱动方法，其中经由该第二源极驱动电路传输该第二组图像数据信号至所述多个第二像素单元，包含：

利用该第二源极驱动电路产生多个第二控制信号；

该第二源极驱动电路根据所述多个第二控制信号的多个偶数排序第二控制信号，锁存该第二组图像数据信号；

该第二源极驱动电路执行该第二组图像数据信号的信号处理以产生多个第二模拟数据信号；以及

该第二源极驱动电路输出所述多个第二模拟数据信号至该液晶显示装置的所述多个第二像素单元。

18.如权利要求17所述的驱动方法，其中：

利用该第一源极驱动电路产生所述多个第一控制信号，包含利用该第一源极驱动电路根据一水平启始信号及一水平时钟脉冲信号产生所述多个第一控制信号；以及

利用该第二源极驱动电路产生所述多个第二控制信号，包含利用该第二源极驱动电路根据该水平启始信号及该水平时钟脉冲信号产生所述多个第二控制信号。

19.如权利要求18所述的驱动方法，还包含：

根据一主时钟脉冲信号、一水平同步信号、或一垂直同步信号产生该水平启始信号及该水平时钟脉冲信号。

20.如权利要求17所述的驱动方法，其中：

该第一源极驱动电路执行该第一组图像数据信号的信号处理以产生所述多个第一模拟数据信号，包含该第一源极驱动电路执行该第一组图像数据信号的数字至模拟转换处理，用以产生所述多个第一模拟数据信号；以及

该第二源极驱动电路执行该第二组图像数据信号的信号处理以产生所述多个第二模拟数据信号，包含该第二源极驱动电路执行该第二组图像数据信号的数字至模拟转换处理，用以产生所述多个第二模拟数据信号。

21.如权利要求17所述的驱动方法，其中：

该第一源极驱动电路执行该第一组图像数据信号的信号处理以产生所述多个第一模拟数据信号，包含该第一源极驱动电路执行该第一组图像数据信号的电平移位处理及数字至模拟转换处理，用以产生所述多个第一模拟数据信号；以及

该第二源极驱动电路执行该第二组图像数据信号的信号处理以产生所述多个第二模拟数据信号，包含该第二源极驱动电路执行该第二组图像数据信号的电平移位处理及数字至模拟转换处理，用以产生所述多个第二模拟数据信号。

22.一种用以驱动一液晶显示装置的驱动方法，该液晶显示装置包含一第一源极驱动电路及一第二源极驱动电路，该驱动方法包含：

利用该第一源极驱动电路接收多个图像数据信号，且利用该第二源极驱动电路接收所述多个图像数据信号；

利用该第一源极驱动电路产生多个第一控制信号，且利用该第二源极驱动电路产生多个第二控制信号；

该第一源极驱动电路根据所述多个第一控制信号，以数据覆盖方式锁存所述多个图像数据信号的多个奇数排序图像数据信号；

该第二源极驱动电路根据所述多个第二控制信号，以数据覆盖方式锁存所述多个图像数据信号的多个偶数排序图像数据信号；

该第一源极驱动电路执行所述多个奇数排序图像数据信号的信号处理以产生多个第一模拟数据信号；

该第二源极驱动电路执行所述多个偶数排序图像数据信号的信号处理以产生多个第二模拟数据信号；

该第一源极驱动电路输出所述多个第一模拟数据信号至该液晶显示装置的多个第一像素单元；以及

该第二源极驱动电路输出所述多个第二模拟数据信号至该液晶显示装置的多个第二像素单元。

23.如权利要求22所述的驱动方法，其中利用该第一源极驱动电路产生所述多个第一控制信号，且利用该第二源极驱动电路产生所述多个第二控制信号，为利用该第一源极驱动电路根据一第一水平启始信号及一第一水平时钟脉冲信号产生所述多个第一控制信号，且利用该第二源极驱动电路根据一第二水平启始信号及一第二水平时钟脉冲信号产生所述多个第二控制信号。

24.如权利要求23所述的驱动方法，还包含：

根据一主时钟脉冲信号、一水平同步信号、或一垂直同步信号产生该第一水平启始信号、该第一水平时钟脉冲信号、该第二水平启始信号、及该第二水平时钟脉冲信号。

25.如权利要求22所述的驱动方法，其中：

该第一源极驱动电路执行所述多个奇数排序图像数据信号的信号处理以产生所述多个第一模拟数据信号，包含该第一源极驱动电路执行所述多个奇数排序图像数据信号的数字至模拟转换处理，用以产生所述多个第一模拟数据信号；以及

该第二源极驱动电路执行所述多个偶数排序图像数据信号的信号处理以产生所述多个第二模拟数据信号，包含该第二源极驱动电路执行所述多个偶数排序图像数据信号的数字至模拟转换处理，用以产生所述多个第二模拟数据信号。

26.如权利要求22所述的驱动方法，其中：

该第一源极驱动电路执行所述多个奇数排序图像数据信号的信号处理以产生所述多个第一模拟数据信号，包含该第一源极驱动电路执行所述多个奇数排序图像数据信号的电平移位处理及数字至模拟转换处理，用以产生所述多个第一模拟数据信号；以及

该第二源极驱动电路执行所述多个偶数排序图像数据信号的信号处理以产生所述多个第二模拟数据信号，包含该第二源极驱动电路执行所述多个偶数排序图像数据信号的电平移位处理及数字至模拟转换处理，用以产生所述多个第二模拟数据信号。

27.如权利要求22所述的驱动方法，其中：

该第一源极驱动电路根据所述多个第一控制信号，以数据覆盖方式锁存所述多个图像数据信号的所述多个奇数排序图像数据信号，包含该第一源极驱动电路根据一对应第一控制信号，于该第一源极驱动电路的一锁存器持续被使能时，先锁存所述多个图像数据信号的具有偶数排序的一第一图像数据信号，再锁存相续于该第一图像数据信号的具有奇数排序的一第二图像数据信号，其中具有奇数排序的该第二图像数据信号覆盖具有偶数排序的该第一图像数据信号；以及

该第二源极驱动电路根据所述多个第二控制信号，以数据覆盖方式锁存所述多个图像数据信号的所述多个偶数排序图像数据信号，包含该第二源极驱动电路根据一对应第二控制信号，于该第二源极驱动电路的一锁存器持续被使能时，先锁存所述多个图像数据信号的具有奇数排序的一第三图像数据信号，再锁存相续于该第三图像数据信号的具有偶数排序的一第四图像数据信号，其中具有偶数排序的该第四图像数据信号覆盖具有奇数排序的第三该图像数据信号。

28.如权利要求22所述的驱动方法，其中：

该第一源极驱动电路根据所述多个第一控制信号，以数据覆盖方式锁存所述多个图像数据信号的所述多个奇数排序图像数据信号，包含该第一源极驱动电路根据相对应的一第一控制信号，于该第一源极驱动电路的一锁存器持续被使能时，先锁存一虚拟数据信号，再锁存所述多个图像数据信号的具有第一排序的一图像数据信号，其中具有第一排序的该图像数据信号覆盖该虚拟数据信号。

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