CN101261576A - 实现并行数据排序的硬件电路及方法 - Google Patents

Abstract

本发明公开了一种实现并行数据排序的硬件电路及方法。将n个寄存器中每相邻两个单元编为一组，从编号为0的单元开始；对同一组内的两个单元中的数据进行比较，并将数值比较小的数据存储于编号较小的单元内，而值比较大的数据存储于编号较大的单元内；将编号为0的单元单独编为一组，从编号为1的单元开始将寄存器A中每相邻两个单元编为一组；对同一组内的两个单元中的数据进行比较，并将数值比较小的数据存储于编号较小的单元内，数值比较大的数据存储于编号较大的单元内；重复以上操作n次。采用本发明的上述电路及方法，极大的缩短了硬件排序所需周期数，可以实现在n个时钟周期内完成对n个数据的排序。

Description

实现并行数据排序的硬件电路及方法

技术领域

本发明涉及微电子数字电路设计领域，具体涉及一种采用并行方法实现数据排序的硬件电路及方法。

背景技术

排序是数据处理的最基本操作之一，也是我们经常碰到的问题。目前实现数据排序的方法可以划分为两种方式：软件实现方式和硬件实现方式。

软件实现方式有很多种，各有各的特点，对应不同的应用场合。但所有软件实现的方式都有一个共同的缺点，那就是速度比较慢并且需要利用处理器资源。在速度要求较高或者没有处理器资源的场合，无法采用这类软件实现方式。

而硬件实现方式的原理大多借鉴软件排序中的“冒泡法”，所谓“冒泡法”，即将待排序的数据看作是竖着排列的“气泡”，较小的比较轻，从而要往上浮。在冒泡排序算法中我们要对这个“气泡”序列处理若干遍。所谓一遍处理，就是自底向上检查一遍这个序列，并时刻注意两个相邻的数据的顺序是否正确。如果发现两个相邻数据的顺序不对，即小的数据在下面，就交换它们的位置。显然，处理一遍之后，最小的数据就浮到了最高位置；处理两遍之后，次小的数据就浮到了次高位置。在作第二遍处理时，由于最高位置上的数据已是最小，所以不必检查。由上可知，第n遍处理时，不必检查第n高位置以上的数据，因为经过前面n-1遍的处理，它们已正确地排好序。因此，利用该方法排序n个数据需要(n-1)！个时钟周期，这在数据量较少时还可以接受。一旦数据量比较大的时候，比较所需的周期数会变的非常大以至于不可接受。并且比较器前端的数据选择电路当n比较大时会非常复杂，以至电路运行速率较低。

发明内容

本发明的目的在于克服目前排序方法需要周期数较多的缺点，利用硬件方式将冒泡排序过程并行化以提高排序速率。

为了达到上述目的，本发明的技术方案如下：

一种实现并行数据排序的硬件电路，包括：一组寄存器，每个寄存器具有两个数据输入端口i0、i1，一个数据选择端口Sel以及一个数据输出端口；当数据选择端口Sel为0时寄存器选择锁存端口i1的数据，而当数据选择端口Sel为1时寄存器选择锁存端口i0的数据；一组比较器，每个比较器有三个数据输入端口I0、I1、I2，一个数据选择端口Se以及两个数据输出端口L、S；当数据选择端口Se为0时，该比较器比较数据输入端口i0和i1的数据并将其中的大值输出到端口L上，而小值输出到端口S；当数据选择端口Se为1时，该比较器比较数据输入端口i1和i2的数据并将其中的大值输出到端口L，而小值输出到端口S；以及一个周期计数器。

所述比较器的三个数据输入端口I0、I1、I2通常分别与相邻的寄存器的数据输出口相连。设该比较器的编号为k，则与之相连的三个寄存器单元编号分别为2k、2k+1和2k+2。不过有一种情况例外，那就是当寄存器单元个数为偶数时，最后一个比较器单元的只与两个寄存器单元相连，其I0端口与倒数第二个寄存器单元的数据输出口相接，I1、I2端口都与最后一个寄存器单元的数据输出口相接。所述比较器数据输出端口S与和该比较器相连的编号最小的寄存器的端口i1和编号次小的寄存器的端口i0相连，而端口L与和该比较器相连的编号次小的寄存器的端口i1和编号最大的寄存器的端口i0相连。对于编号为0的寄存器单元其数据输入端口i0与i1都与编号为0的比较器单元的S端相连。如果寄存器单元个数为偶数，则最后一个比较器单元的输出端口L仅与编号次小的寄存器的端口i1相连；如果寄存器单元个数为奇数，则最后一个寄存器单元的数据输入端口i0与i1都与编号最大的比较器单元的L端相连。所述周期计数器的最低位与所有寄存器的数据选择端口Sel以及所有比较器的数据选择端口Se分别相连。

相应地，一种实现并行数据排序的方法，包括如下步骤：步骤1、将n个寄存器中每相邻两个单元编为一组，从编号为0的单元开始。即编号为0、1的两个单元为一组；编号为2、3的单元为第二组，依次类推直到编号为n-1的单元；步骤2、对同一组内的两个单元中的数据进行比较，并将数值比较小的数据存储于编号较小的单元内，而值比较大的数据存储于编号较大的单元内。步骤3、将编号为0的单元单独编为一组，从编号为1的单元开始将寄存器A中每相邻两个单元编为一组；即编号为1、2的两个单元为一组；编号为3、4的单元为第二组，依次类推直到编号为n-1的单元；步骤4、对同一组内的两个单元中的数据进行比较，并将数值比较小的数据存储于编号较小的单元内，数值比较大的数据存储于编号较大的单元内；步骤5、重复以上操作n次。

采用本发明的上述电路及方法，极大的缩短了硬件排序所需周期数，可以实现在n个时钟周期内完成对n个数据的排序。该电路采用多个比较器并行工作，极大的简化了比较器前端的数据选择电路，提高了电路可以运行的最高速率。本电路在0.35um工艺下实现，运行速率可以达到300MHz以上。

附图说明

图1为本发明的数据并行排序的硬件电路结构图；

图2为图1中使用的寄存器单元及其等效电路；

图3为图1中使用的比较器单元及其等效电路；

图4为本发明的一个具体实例，描述了对7个数据进行排序的硬件电路结构图。

具体实施方式

下面根据图1至图4，给出本发明的较佳实施例，并予以详细描述，使能更好地理解本发明的功能、特点。

本发明在“冒泡法”的基础上将这样过程并行化。假设有n个数据需要比较，则第一轮比较需要n个时钟周期，第二轮需要n-1个时钟周期……如果将第二轮比较开始的时间晚于第一轮一个时钟周期，而第三轮有比第二轮再晚一个时钟周期，这样就会发现所有轮的执行完成时间都是一致的，即第一轮开始比较后的n个时钟周期。因此可以得出并行化后，对n个数据进行排序所需时间为n个时钟周期。

为了更好的解释本发明，下面对本发明所用的一些单元进行说明。

图2a为本发明所用的寄存器单元。每个单元有两个数据输入端口i0和i1、一个数据选择端口Sel以及一个数据输出端口。当Sel为0时寄存器选择锁存i1端口的数据，而当Sel为1时寄存器选择锁存i0端口的数据。其等效电路如图1b所示。

图3a为本发明所用的比较器单元。每个单元有三个数据输入端口I0、I1和I2，一个数据选择端口Se以及两个数据输出端口L、S。当Se为0时，该比较器比较数据输入端口I0和I1的数据并将其中的大值输出到L端口上；而小值输出到S端口；当Se为1时，该比较器比较数据输入端口I1和I2的数据并将其中的大值输出到L端口上，而小值输出到S端口。其等效电路如图3b所示。

本发明所述电路用于实现n个数据的排序。该电路包括：一组寄存器A、一组比较器B和一个周期计数器C。初始数据存储于寄存器组A中，该电路工作过n个时钟周期后，会完成对原始数据进行排序并将排序好的数据存储在寄存器组A中。

所述比较器B的每个单元的三个数据输入端口I0、I1、I2，通常分别与三个相邻的寄存器A单元的数据输出口相连。设该比较器的单元编号为k，则与之相连的三个寄存器单元编号分别为2k、2k+1和2k+2。不过有一种情况例外，那就是当寄存器单元个数为偶数时，最后一个比较器单元的只与两个寄存器单元相连，其I0端口与倒数第二个寄存器单元的数据输出口相接，I1、I2端口都与最后一个寄存器单元的数据输出口相接。所述比较器B的数据选择端口Se与周期计数器C的最低位相连；而数据输出端口S与和该比较器相连的编号最小的寄存器A单元的端口i1和编号次小单元的端口i0相连，而端口L与和该比较器B相连的编号次小的寄存器A单元的端口i1和编号最大单元的端口i0相连。对于编号为0的寄存器A单元其数据输入端口i0与i1都与编号为0的比较器B单元的S端相连。如果寄存器A单元个数为偶数，则最后一个比较器B单元的输出端口L仅与编号次小的寄存器A的端口i1相连；如果寄存器A单元个数为奇数，则最后一个寄存器A单元的数据输入端口i0与i1都与编号最大的比较器B单元的L端相连。如图1所示。

所述周期计数器C的最低位与所有寄存器A单元和比较器B单元的Se端相连。如图1所示。该计数器初始值为0，每个时钟周期自动加1。

利用上述电路实现并行数据排序的方法，包括以下步骤：

步骤1、将寄存器(A)中每相邻两个单元编为一组，从编号为0的单元开始。即编号为0、1的两个单元为一组；编号为2、3的单元为第二组，依次类推直到编号为n-1的单元。

步骤2、对同一组内的两个单元中的数据进行比较，并将值比较小的数据存储于编号较小的单元内，而值比较大的数据存储于编号大的单元内。

步骤3、将编号为0的单元单独编为一组，从编号为1的单元开始将寄存器(A)中每相邻两个单元编为一组。即编号为1、2的两个单元为一组；编号为3、4的单元为第二组，依次类推直到编号为n-1的单元。

步骤4、对同一组内的两个单元中的数据进行比较，并将值比较小的数据存储于编号较小的单元内，而值比较大的数据存储于编号大的单元内。

步骤5、重复以上操作直到所述周期计数器(C)的值变为n-1，则结束所有操作，此时存储于寄存器(A)中各个单元的数据就是排序后的数据，其中较小的值存放在编号较小的单元中。

所述步骤1中：

如果n为偶数则可以分成n/2组；如果为奇数则可分成(n+1)/2组，其中最后一组只有一个编号为(n-1)的单元。

所述步骤2和4中：

利用硬件并行化的特性，所述各组的比较操作可以同时进行。如果该组内只有一个单元，则该单元中的数据保持不变。

所述步骤3中：

如果n为偶数则可以分成(n/2+1)组，其中编号为0和n-1的单元分别各自独自编组，其余单元都是两个编为一组；如果n为奇数则可分成(n+1)/2组，其中编号为0的单元独自编组，其余单元都是两个编为一组。

下面以7个数据的排序为例，详细讲解本发明所述电路。

此电路详细结构如图4所示。7个原始数据分别存储于寄存器单元D0、D1……D6中。首先第一拍该电路比较D0与D1中的数据，并将其中的较小值输出给D0去锁存，而较大值输出给D1去锁存。与此同时该电路还会比较D2与D3中的数据并将较小值输出给D2去锁存，而较大值输出给D3去锁存；还有D4与D5中的数据也会进行比较并将较小值输出给D4去锁存，而较大值输出给D5去锁存。

这里对应的电路实现为：D0的输出接C0的i0端，D1的输出接C0的i1端。C0的输出端S接D0的数据输入端i1，而C0的输出端L接D1的数据输入端i1。周期计数器的最低位接D0与C0的sel端。由于周期计数器在初始时为0，所以其最低位为“0”。这样通过C0的sel端控制比较器比较i0和i1上的数据，而i0和i1与D0和D1的数据输出端相连，这样就实现了D0与D1中的数据比较。比较器C0的数据输出端S与D0的i1端相连，此时该端口输出的数是这两个数中的较小的数，而由于D0的Sel端为“0”，所以D0选择锁存的数据正好是该寄存器i1端口上的数据，即将比较的较小的结果锁存进D0寄存器。比较器C0的数据输出端L与D1的i1端相连，此时该端口输出的数是这两个数中的较大的数，而由于D1的Sel端为“0”，所以D1选择锁存的数据正好是该寄存器i1端口上的数据，即将比较的较大的结果锁存进D1寄存器。同理我们可以得到D2、D3与C1的连接方式，以及D4、D5与C2的连接方式，如图四所示。

然后在第二拍该电路比较D1与D2中的数据，并将其中的较小值输出给D1去锁存，而较大值输出给D2去锁存。与此同时该电路还会比较D3与D4中的数据并将较小值输出给D3去锁存，而较大值输出给D4去锁存；还有D5与D6中的数据也会进行比较并将较小值输出给D5去锁存，而较大值输出给D6去锁存。

这里对应的电路实现为：D1的输出接C0的i1端，D2的输出接C0的i2端。C0的输出端S接D1的数据输入端i0，而C0的输出端L接D2的数据输入端i0。周期计数器的最低位接D1与C0的sel端。由于周期计数器此时时为1，所以其最低位为“1”。这样通过C0的sel端控制比较器比较i1和i2上的数据，而i1和i2与D1和D2的数据输出端相连，这样就实现了D1与D2中的数据比较。比较器C0的数据输出端S与D1的i0端相连，此时该端口输出的数是这两个数中的较小的数，而由于D1的Sel端为“1”，所以D1选择锁存的数据正好是该寄存器i0端口上的数据，即将比较的较小的结果锁存进D1寄存器。比较器C0的数据输出端L与D2的i0端相连，此时该端口输出的数是这两个数中的较大的数，而由于D2的Sel端为“1”，所以D2选择锁存的数据正好是该寄存器i0端口上的数据，即将比较的较大的结果锁存进D2寄存器。同理我们可以得到D3、D4与C1的连接方式，以及D5、D6与C2的连接方式，如图4所示。

然后第三拍和第五拍重复第一拍的操作；而第四拍和第六拍重复第二拍的操作。在第六拍结束后就完成了这7个数据的比较，并且最小数存储在D0单元中，次小数存储在D1单元中，依此类推直到最大数存储在D6单元中。

利用图4所示电路实现排序的方法，包括以下步骤：

步骤1、将寄存器组中每相邻两个单元编为一组，从D0开始。D0与D1为一组；D2与D3为一组；D4与D5为一组；D6单独一组。

步骤2、对同一组内的两个单元中的数据进行比较，并将值比较小的数据存储于编号较小的单元内，而值比较大的数据存储于编号大的单元内。由于D6单独一组，所以D6的数据保持不变。

步骤3、将D0单独编为一组，从D1开始将寄存器组中每相邻两个单元编为一组。即D0单独一组；D1与D2为一组；D3与D4为一组；D5与D6为一组。

步骤4、对同一组内的两个单元中的数据进行比较，并将值比较小的数据存储于编号较小的单元内，而值比较大的数据存储于编号大的单元内。由于D0单独一组，所以D0的数据保持不变。

步骤5、重复以上操作直到所述周期计数器的值变为6，则结束所有操作，此时存储于寄存器组中各个单元的数据就是排序后的数据，其中最小数存储在D0单元中，次小数存储在D1单元中，依此类推直到最大数存储在D6单元中。

综上所述，利用本发明所述一种实现并行数据排序的电路和算法，可产生下述有益效果：

相比普通硬件排序电路缩短了排序所需时间。对n个数据排序只需n-1个时钟周期。

简化了比较器前的数据选择电路，提高了电路最大可运行频率。本发明所述电路采用0.35um工艺实现，最高运行频率可达300MHz。

以上所述的，仅为本发明的较佳实施例，并非用以限定本发明的范围。例如，本发明还可以用于在众多数据中实现挑选出最大值和最小值。即凡是依据本发明申请的权利要求书及说明书内容所作的简单、等效变化与修饰，皆落入本发明专利的权利要求保护范围。

Claims (6)

1、一种实现并行数据排序的硬件电路，其特征在于，包括：

多个寄存器，每个寄存器具有两个数据输入端口i0、i1，一个数据选择端口Sel以及一个数据输出端口；当数据选择端口Sel为0时寄存器选择锁存端口i1的数据，而当数据选择端口Sel为1时寄存器选择锁存端口i0的数据；

多个比较器，每个比较器有三个数据输入端口I0、I1、I2，一个数据选择端口Se以及两个数据输出端口L、S；当数据选择端口Se为0时，该比较器比较数据输入端口i0和i1的数据并将其中的大值输出到端口L上，而小值输出到端口S；当数据选择端口Se为1时，该比较器比较数据输入端口i1和i2的数据并将其中的大值输出到端口L，而小值输出到端口S；以及

周期计数器，与所有寄存器的数据选择端口Sel以及所有比较器的数据选择端口Se分别相连。

2、如权利要求1所述的实现并行数据排序的硬件电路，其特征在于：

编号为k的比较器的三个数据输入端口I0、I1、I2通常分别与编号分别为2k、2k+1和2k+2的三个寄存器相连，仅当寄存器个数为偶数时，最后一个比较器只与两个寄存器相连，其I0端口与倒数第二个寄存器的数据输出口相接，I1、I2端口都与最后一个寄存器的数据输出口相接；所述比较器数据输出端口S与和该比较器相连的编号最小的寄存器的端口i1和编号次小的寄存器的端口i0相连，而端口L与和该比较器相连的编号次小的寄存器的端口i1和编号最大的寄存器的端口i0相连；对于编号为0的寄存器，其数据输入端口i0、i1都与编号为0的比较器单元的S端相连；

如果寄存器单元个数为偶数，则最后一个比较器单元的输出端口L仅与编号次小的寄存器的端口i1相连；如果寄存器单元个数为奇数，则最后一个寄存器单元的数据输入端口i0与i1都与编号最大的比较器单元的L端相连。

3、一种实现并行数据排序的方法，包括如下步骤：

步骤1、将n个寄存器中每相邻两个单元编为一组，从编号为0的单元开始，即编号为0、1的两个单元为一组；编号为2、3的单元为第二组，依次类推直到编号为n-1的单元；

步骤2、对同一组内的两个单元中的数据进行比较，并将数值比较小的数据存储于编号较小的单元内，而值比较大的数据存储于编号较大的单元内。

步骤3、将编号为0的单元单独编为一组，从编号为1的单元开始将寄存器中每相邻两个单元编为一组；即编号为1、2的两个单元为一组；编号为3、4的单元为第二组，依次类推直到编号为n-1的单元；

步骤4、对同一组内的两个单元中的数据进行比较，并将数值比较小的数据存储于编号较小的单元内，数值比较大的数据存储于编号较大的单元内；

步骤5、重复以上操作n次。

4、如权利要求3所述实现并行数据排序的方法，其特征在于：

所述步骤1中：如果n为偶数则可以分成n/2组；如果为奇数则可分成(n+1)/2组，其中最后一组只有一个编号为(n-1)的单元。

5、如权利要求3所述实现并行数据排序的方法，其特征在于：

所述步骤2和4中：利用硬件并行化的特性，所述各组的比较操作同时进行；如果该组内只有一个单元，则该单元中的数据保持不变。

6、如权利要求3所述实现并行数据排序的方法，其特征在于：

所述步骤3中：如果n为偶数则可以分成(n/2+1)组，其中编号为0和n-1的单元分别各自独自编组，其余单元都是两个编为一组；如果n为奇数则可分成(n+1)/2组，其中编号为0的单元独自编组，其余单元都是两个编为一组。

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