CN101233495A - 用于在具有快闪程序存储器的微控制器中提供程序断点的机制 - Google Patents

Abstract

本发明揭示一种微控制器。所述微控制器包含中央处理器单元(CPU)和经由指令总线与所述CPU通信的快闪程序存储器。所述微控制器包含耦合到所述CPU的芯片上调试(OCD)逻辑。所述OCD逻辑含有检测所述CPU与所述快闪程序存储器之间的指令总线上的零操作码以提供程序断点的逻辑。这是超越现有技术的一个优点，因为可将任何数目的此类断点插入到所述快闪程序存储器中，而不需要擦除所述存储器。根据本发明的系统和方法以芯片上调试逻辑和复杂性的最小增加提供对基于快闪程序存储器的微控制器中的程序断点极大改进的支持。

Description

用于在具有快闪程序存储器的微控制器中提供程序断点的机制

技术领域

本发明大体上涉及对于芯片上快闪程序存储器的芯片上调试功能性，且更明确地说涉及一种用于将程序断点插入在快闪程序存储器中而不需要对所述存储器进行擦除和重新编程的机制。

背景技术

随着具有芯片上存储器的高速微控制器的发展，嵌入式软件开发调试已变得日益具有挑战性。嵌入式系统总线的高信号速度和缺乏可观察性要求包含芯片上调试(OCD)部件来辅助软件开发过程。OCD逻辑的成本与所接受的侵入性水平(即在调试期间CPU可偏离于常规软件执行的程度)联系。

最基本的调试部件之一是程序断点。程序断点涉及当软件执行到达特定地址时暂停CPU。一旦暂停CPU，调试工具就可通过经由调试协议发布待于CPU上执行的指令来观察此时CPU中的系统存储器和寄存器的状态。一旦检查完成，调试工具就可使CPU返回正常模式，且执行将继续直到下一断点为止。

实施程序断点的两种主要方法称为硬件和软件断点。

硬件断点指的是检测CPU何时即将执行特定程序地址。此涉及将指令总线地址——或附加到所取指令的地址(视计算机结构而定)——与由调试工具写入的调试寄存器中的指定地址进行比较。硬件断点是非侵入性的，其在断点触发之前本质上对软件执行无任何影响。因此，这些断点适于需要完全非侵入性的少数调试情形。然而，其较昂贵，因为其每断点均需要一寄存器和一比较器。由于这个原因，其是所有芯片上调试系统中有限的资源。

软件断点固有地比硬件断点简单，且指的是CPU将特定操作码作为断点指令执行，从而立即暂停CPU并将控制返回给调试工具。因此，调试工具可用断点指令取代程序存储器中的任何操作码，从而使CPU在所述地址处暂停。这还意味着调试工具必须保持所插入的所有软件断点的列表，并记住处于所述位置的原始操作码。

当从软件断点返回时，调试工具必须在CPU仍处于暂停模式时在CPU上执行原始操作码，并接着使CPU返回正常操作。因此，软件断点比硬件断点更具侵入性，因为经断点的指令必须在暂停模式下运行。然而，大多数调试情形允许这种侵入性，且所述方法的极大益处是可在没有额外硬件成本的情况下实施无限数目的断点。由于这个原因，如果存储器技术支持的话，软件断点通常比硬件断点优选。

可如何插入软件断点取决于微控制器的存储器技术。程序存储器可以是易失性或非易失性的。在任一情况下，程序存储器通常可由调试工具直接(例如，通过JTAG命令)或通过暂停CPU并发布存取程序存储器的指令而间接地存取。

易失性(即，基于RAM的)存储器固有地可读取/写入，而对非易失性存储器的写入存取视技术而定。快闪程序存储器正迅速成为用于嵌入式微控制器的最普遍的非易失性技术。快闪程序存储器可被擦除(即，所有存储器单元设定为1)和写入(即，清除选定的存储器单元)。擦除和写入序列花费大量时间，如果需要对整个快闪程序存储器进行编程的话通常花费许多秒。并且，所述序列磨损快闪程序存储器，且可能只实行几千次快闪程序存储器就可能发生故障。

软件断点在具有基于RAM的程序存储器的装置中运行得较好，但在基于快闪程序存储器的系统中具有明显的缺点，因为其需要用经修改的目标码对存储器进行擦除和重新编程。这在调试期间花费大量的时间，且最终可能磨损快闪程序存储器，从而导致装置的永久故障。典型的调试会话涉及随着故障码被缩小范围并被识别出而逐渐地添加若干断点。

因此，快闪程序存储器必须针对每一调试会话而被重新编程若干次，且需要多个调试会话来调试大量嵌入式代码。这一问题随着嵌入式快闪程序存储器的尺寸增加(因为调试操作的数目增加且因为编程时间增加)而加剧。由于这个原因，即使支持软件断点，快闪程序存储器微控制器中也需要大量硬件断点，从而增加了装置的成本。因此，概括地说，现有技术中的软件断点需要擦除快闪程序存储器来插入断点，且能够检测操作码的硬件断点需要实施单独的调试寄存器，且更加昂贵。

因此，需要一种用于克服上述问题的系统和方法。本发明解决了这一需要。

发明内容

本发明揭示一种微控制器。所述微控制器包含中央处理器单元(CPU)和经由指令总线与所述CPU通信的快闪程序存储器。所述微控制器包含耦合到所述CPU的芯片上调试(OCD)逻辑。所述OCD逻辑含有检测所述CPU与所述快闪程序存储器之间的指令总线上的预定操作码以提供程序断点的逻辑。

根据本发明的系统和方法提供对基于快闪程序存储器的微控制器中的程序断点的大大改进的支持，且使芯片上调试逻辑和复杂性的增加最小化。

附图说明

图1说明根据本发明的调试系统。

具体实施方式

本发明大体上涉及对于芯片上快闪程序存储器的芯片上调试功能性，且更明确地说涉及一种用于将软件断点插入在快闪程序存储器中而不需要对所述存储器进行擦除和重新编程的机制。提供以下描述以使所属领域的一般技术人员能够制造和使用本发明，且以下描述是在专利申请案及其要求的上下文中提供的。所属领域的技术人员将易于了解对优选实施例的各种修改以及本文描述的一般原理和特征。因此，本发明不希望限于所展示的实施例，而是应符合与本文描述的原理和特征一致的最广泛范围。

根据本发明的系统和方法提供一种用于将无限数目的程序断点插入在快闪程序存储器中而不需要对所述存储器进行擦除和重新编程的机制。

提供一种用于在具有快闪程序存储器的微控制器中实施程序断点的机制。与软件断点不同，当插入这些断点时，不需要对快闪程序存储器进行擦除和重新编程。另外，根据本发明的系统和方法比硬件断点实施起来更简单且便宜，且与硬件断点不同的是，可插入任何数目的断点。侵入性水平仅略微高于软件断点的侵入性水平。根据本发明的系统和方法可在支持断点的所有CPU结构上实行。

根据本发明的系统和方法提供一种以减少需要对存储器进行擦除和重新编程的次数的方式在基于快闪程序存储器的系统中实施软件断点且因此而缩短调试时间、增加调试灵活性以及装置的使用寿命的机制。

根据本发明的系统和方法允许调试工具实施一种算法，所述算法允许将任何数目的程序断点插入到微控制器的嵌入式快闪程序存储器中，而不对快闪程序存储器进行擦除和重新编程。

根据本发明的系统和方法提供对基于快闪程序存储器的微控制器中的程序断点的大大改进的支持，且使芯片上调试逻辑和复杂性的增加最小化。

为了更详细地描述本发明的特征，现结合附图参看以下描述。

图1说明根据本发明的调试系统100。调试系统100包含主机计算机102、调试工具104和微控制器装置106。调试系统100可由调试工具104直接或通过CPU110上的指令进行编程。调试工具包含软件断点列表105。微控制器装置106包含芯片上调试(OCD)逻辑108、CPU 110和快闪程序存储器112。芯片上调试逻辑108包含芯片上调试控制114、BOZ零检测器旗标模块116和检测器模块118。以下实例假定32位地址总线和16位指令总线，然而所属领域的一般技术人员容易了解，根据本发明的系统和方法将以任何总线尺寸操作，且其用途将在本发明的精神和范围内。

如上文所提及，通常通过使CPU 110将特定操作码解码为使CPU 110暂停的断点来实施软件断点。此操作码通常根据CPU 110中使用的特定指令编码方案而被分配作为其它操作码。因此，在现有操作码上插入软件断点可涉及依据哪一操作码将被取代而清除和设定存储器位单元。

如图1所示，根据本发明的系统和方法，OCD逻辑108含有检测器模块118，其识别指令总线113上的预定操作码，例如操作码0x0000(零操作码)。当此操作码出现时，CPU 110被暂停，且设定零检测器旗标116，从而发信号通知调试工具104已检测到操作码零。检测器模块118不需要任何调试寄存器，并实施表达式：

f(inst)＝！(inst[n-1]+...+inst[0])其中f(inst)是n位指令的函数。

这固有地比常规断点模块简单得多，常规断点模块需要与地址总线一样宽的调试寄存器，并实施函数：

f(addr，BPA)＝addr[31]^BPA[31]&  addr[30]^BPA[30&]...&addr[0]^BPA[0]其中f(addr，BPA)是32位程序计数器地址和用户配置的程序断点地址(BPA)的函数。

另外，不管所插入的程序断点的数目如何，仅需要单个检测器模块118。OCD 108通常将实施为独立的模块，但其可集成在CPU 110中，这取决于计算机结构。

对于软件断点，调试工具104通过直接覆写快闪程序存储器112中的现有操作码来插入“操作码零”程序断点。然而，由于这些程序断点仅含有零，所以其仅可通过从1到0清除程序存储器位单元而插入。因此，可在没有任何擦除操作的情况下覆写快闪程序存储器112中的任何操作码。因而可支持无限数目的程序断点，而不必擦除快闪程序存储器112。

调试工具104保持被取代操作码的列表105。当从操作码零程序断点返回时，调试工具104在使CPU 110返回正常模式之前必须在CPU 110上执行被取代的操作码。这些操作与软件断点相同。

由于大多数指令编码方案将操作码0x0000解码为常规指令，所以要求必须保留此操作码仅用于程序断点是不可行的。这意味着CPU 110将由于在现有操作码上故意覆写“真”程序断点(即，0x0000)或者“假”程序断点(即，0x0000)是原始目标码的一部分而暂停。调试工具软件可通过检验CPU 110是否在活动断点的软件断点列表105中所含的地址处暂停来区别这两种情况。如果发现匹配，那么断点为“真”并作为常规软件断点来处理，且如果未发现匹配，那么断点为“假”且在CPU 110返回正常操作之前在暂停模式下执行操作码0x0000。因此，侵入性水平将略微高于软件断点的侵入性水平。

在调试会话期间，通常需要在清除已发布的一些断点的同时添加更多的程序断点。这可能通过以下操作来实现：通过将程序断点保存在断点列表105中使所述程序断点“休眠”，但立即执行原始指令并返回正常操作，从而使CPU中断尽可能短。

在将永久去除程序断点时，必须擦除快闪程序存储器112并用原始目标码对其重新编程。此操作与软件断点相同，但仅在调试会话完成时才需要执行。

使用上述技术，可能在在调试会话期间在不对快闪程序存储器112进行擦除和重新编程的情况下插入任何数目的程序断点，直到调试会话完成为止。

尽管已根据所展示的实施例描述了本发明，但所属领域的一般技术人员将容易了解，可能存在对所述实施例的变化，且那些变化将在本发明的精神和范围内。因此，所属领域的一般技术人员可在不脱离所附权利要求书的精神和范围的情况下作出许多修改。

Claims (14)

1.一种微控制器，其包括：

中央处理器单元(CPU)；

快闪程序存储器，其经由指令总线与所述CPU通信；以及

芯片上调试(OCD)逻辑，其耦合到所述CPU，所述OCD逻辑含有检测指令总线上的预定操作码并用于提供程序断点的逻辑。

2.根据权利要求1所述的微控制器，其中所述预定操作码包括零操作码。

3.根据权利要求2所述的微控制器，其中所述OCD逻辑包括：

检测器，其用于检测所述指令总线上的所述零操作码，其中所述CPU基于所述零操作码而暂停；

旗标模块，其用于从所述检测器接收所述零操作码指示，并用于发信号通知调试工具已检测到所述零操作码。

4.根据权利要求3所述的微控制器，其中所述检测器模块实施以下表达式：

f(inst)＝！(inst[n-1]+...+inst[0])，其中f(inst)是n位指令的函数。

5.根据权利要求3所述的微控制器，其中所述调试工具包含断点列表，并通过将所述检测到的操作码与所述断点列表进行比较来确定所述检测到的操作码是否为真程序断点。

6.一种调试系统，其包括：

调试工具；所述调试工具包含断点的列表；以及

微控制器，所述微控制器包括：中央处理器单元(CPU)；快闪程序存储器，其经由指令总线与所述CPU通信；和芯片上调试(OCD)逻辑，其耦合到所述CPU，OCD逻辑含有识别指令上的零操作码以提供程序断点的逻辑。

7.根据权利要求6所述的调试系统，其中所述OCD逻辑包括：

检测器，其用于检测所述指令总线上的所述零操作码，其中所述CPU基于所述零操作码而暂停；

旗标模块，其用于从所述检测器接收所述零操作码指示，并用于发信号通知调试工具已检测到所述零操作码。

8.根据权利要求7所述的调试系统，其中所述检测器模块实施以下表达式：

f(inst)＝！(inst[n-1]+...+inst[0])，其中f(inst)是n位指令的函数。

9.根据权利要求8所述的调试系统，其中所述调试工具通过将所述检测到的操作码与所述断点列表进行比较来确定所述检测到的操作码是否为真程序断点。

10.一种在微控制器中使用的方法；所述微控制器包含中央处理器单元(CPU)；经由指令总线与所述CPU通信的快闪程序存储器以及耦合到所述CPU的芯片上调试(OCD)逻辑，所述方法包括：

通过所述OCD逻辑检测所述指令总线上的预定操作码以提供程序断点。

11.根据权利要求10所述的方法，其中所述预定操作码包括零操作码。

12.根据权利要求11所述的方法，其中所述OCD逻辑包括：

检测器，其用于检测所述指令总线上的所述零操作码，其中所述CPU基于所述零操作码而暂停；

旗标模块，其用于从所述检测器接收所述零操作码指示，并用于发信号通知调试工具已检测到所述零操作码。

13.根据权利要求12所述的方法，其中所述检测器模块实施以下表达式：

f(inst)＝！(inst[n-1]+...+inst[0])，其中f(inst)是n位指令的函数。

14.根据权利要求12所述的方法，其中所述调试工具包含断点列表，并通过将所述检测到的操作码与所述断点列表进行比较来确定所述检测到的操作码是否为真程序断点。