CN101217152B - 像素结构及其制造方法 - Google Patents

Abstract

本发明是关于一种像素结构及其制造方法，所述的像素结构包括依序配置于一基板上的一栅极、一栅极介电层、一具有一位于栅极上方的通道区的图案化的半导体层、一包括一位于栅极上方的蚀刻终止层及多个凸块的图案化的介电层、一包括一反射像素电极及分别覆盖通道区部份区域的一源极与一漏极的图案化的金属层、一平坦化的介电层及一透明像素电极。反射像素电极连接漏极并覆盖多个凸块，以形成一凹凸表面。平坦化的介电层配置于栅极、栅极介电层、图案化的半导体层、源极与漏极所构成的一晶体管上，并具有一接触窗，以暴露出反射像素电极的部分区域。透明像素电极通过接触窗与反射像素电极电性连接。

Description

像素结构及其制造方法

技术领域

本发明是有关于一种像素结构及其制造方法(pixel structure andmanufacturing method thereof)，且特别是有关于一种具有反射像素电极(reflective electrode)的像素结构及其制造方法。

背景技术

随着液晶显示器(liquid crystal display，LCD)的普及化，许多可携式电子产品(portable electronic device)对于液晶显示器的显示功能的要求也逐渐地提高，特别是可携式电子产品例如行动电话(mobile phone)、个人数字助理(personal digital assistant，PDA)或掌上型计算机(pocket PC)等。这些可携式电子产品不仅在室内需要具有良好的画面显示效果，同时在室外或是强光的环境下亦需维持适当的画面质量。

因此，如何能让液晶显示器在强光的环境下保有良好的显示质量，便成为液晶显示器的技术发展的重要趋势之一。基于上述原因，现有技术发展出一种半穿透半反射式液晶显示器(transflective LCD，TR-LCD)，此半穿透半反射式液晶显示器在户外明亮环境下以及室内环境下同样具有清晰的显示效果。

在现有半穿透半反射式液晶显示器中，像素结构具有适于将外界光源反射的反射像素电极而构成反射区。为了使反射区中所呈现的显示效果能够与不具有反射电极的穿透区所呈现的显示效果一致，通常会利用一垫高层(padding layer)将反射像素电极垫高，以形成双重液晶盒间隙(dual cell gap)的半穿透半反射式液晶显示器。另外，现有的像素结构中也常常在反射像素电极的下配置多个光刻胶凸块(bump)，以提升反射像素电极的反射率。然而，垫高层、垫高层上的反射像素电极以及光刻胶凸块在制造上较为复杂，且耗费成本。承上述，要使半穿透半反射式液晶显示器的像素结构的制造工艺步骤简单、制作成本低廉又可兼顾其质量实为不易。

发明内容

本发明是提供一种像素结构，其可以用单一液晶盒间隙(single cell gap)制造工艺，制作半穿透半反射式液晶显示器。

本发明另提供一种像素结构的制造方法，以在简化制造工艺步骤的前提下，制作反射率高及质量较佳的像素结构。

本发明提出一种像素结构，适于配置于一基板(substrate)上，并包括一栅极(gate)、一栅极介电层(gate dielectric layer)、一图案化的半导体层(patterned semi-conductive layer)、一图案化的介电层(patterned dielectriclayer)、一图案化的金属层(patterned metal layer)、一平坦化的介电层(overcoatdielectric layer)以及一透明像素电极(transparent pixel electrode)。栅极配置于基板上，而栅极介电层配置于基板上以覆盖栅极。图案化的半导体层配置于栅极介电层上，并具有一位于栅极上方的通道区(channel area)。图案化的介电层配置于图案化的半导体层上，并包括一位于栅极上方的蚀刻终止层(etching-stop layer)以及多个凸块。图案化的金属层包括一源极(source)、一漏极(drain)以及一与漏极连接的反射像素电极(reflective pixel electrode)。源极与漏极分别覆盖通道区的部份区域，而反射像素电极覆盖多个凸块，以使反射像素电极形成一凹凸表面(uneven surface)。栅极、栅极介电层、图案化的半导体层、源极与漏极构成一晶体管(transistor)。平坦化的介电层配置于晶体管上，并具有一接触窗(contact via或contact hole)，以暴露出反射像素电极的部分区域。透明像素电极配置于平坦化的介电层上，并通过接触窗与反射像素电极电性连接。

在本发明的一实施例中，上述的像素结构更包括一欧姆接触层(ohmiccontact layer)，其配置于图案化的金属层与图案化的半导体层之间以及图案化的金属层与图案化的介电层之间。

在本发明的一实施例中，上述的欧姆接触层与图案化的金属层具有相同的图案。

在本发明的一实施例中，上述的平坦化的介电层的介电系数(dielectricconstant)约为2到7。

在本发明的一实施例中，上述的平坦化的介电层的厚度约为0.1微米到6微米(micrometer，μm)。

在本发明的一实施例中，上述的凸块的厚度约为0.1微米到3微米。

在本发明的一实施例中，上述的像素结构更包括一配置于基板上的共通电极线(common electrode line)。共通电极线与位于其上方的反射像素电极构成一储存电容(storage capacitor)。

在本发明的一实施例中，上述的凸块包括有机凸块(organic bump)或无机凸块(inorganic bump)。

本发明更提出一种像素电极的制造方法，其包括下列步骤。首先，提供一基板，并形成一栅极于基板上。接着，形成一栅极介电层于基板上，其中栅极介电层覆盖栅极。然后，形成一半导体层于栅极介电层上，其中半导体层具有一位于栅极上方的通道区。之后，形成一图案化的介电层于半导体层上，其中图案化的介电层包括一位于栅极上方的蚀刻终止层以及多个凸块。接着，形成一图案化的金属层于基板上，其中图案化的金属层包括一源汲、一漏极以及一与漏极连接的反射像素电极，且源极与漏极分别覆盖通道区的部份区域。而且，反射像素电极覆盖多个凸块，以使反射像素电极形成一凹凸表面。此时，栅极、栅极介电层、图案化的半导体层、源极与漏极构成一晶体管。然后，以图案化的金属层为遮罩对半导体层进行图案化，以形成一图案化的半导体层。接着，形成一平坦化的介电层于该晶体管上，并于平坦化的介电层上制作一接触窗，以暴露出反射像素电极的部分区域。之后，形成一透明像素电极于平坦化的介电层上，其中透明像素电极通过接触窗与反射像素电极电性连接。

在本发明的一实施例中，上述的像素结构像素电极更包括形成一欧姆接触层，其位于图案化的金属层与图案化的半导体层之间以及图案化的金属层与图案化的介电层之间。

在本发明的一实施例中，上述的欧姆接触层与图案化的金属层一并被图案化。

在本发明的一实施例中，上述的平坦化的介电层的介电系数约为2到7。

在本发明的一实施例中，上述的平坦化的介电层的厚度约为0.1微米到6微米。

在本发明的一实施例中，上述的凸块的厚度约为0.1微米到3微米。

在本发明的一实施例中，在形成上述的栅极的同时，更包括形成一共通电极线于基板上，其中共通电极线与位于其上方的反射像素电极构成一储存电容。

本发明的像素结构的制造方法中，于形成蚀刻终止层的同时可一并形成多个凸块，并将反射像素电极覆盖在凸块上，通过控制凸块角度与厚度，可以使反射像素电极的反射率提高。另外，本发明的像素结构中，可将平坦层覆盖在反射电极上，以调整反射像素电极上方的电场，进而使得应用此像素结构的半穿透半反射液晶显示器在进行穿透模式与反射模式的显示时，具有相同的显示效果。

附图说明

图1A至图1E绘示本发明的一实施例的像素结构的制造方法的上视图。

图2A至图2E分别为图1A至图1E中沿A-A’线以及B-B’线所绘制的剖面图。

图3绘示本发明另一实施例的像素结构的剖面图。

附图标号：

100A、100B：像素结构

110：基板

120：栅极

130：栅极介电层

140：半导体层

140a：图案化的半导体层

142：通道区

150A、150B：图案化的介电层

152A、152B：蚀刻终止层

154A、154B：凸块

160：欧姆接触层

170：图案化的金属层

172：源极

174：漏极

176：反射像素电极

180：平坦化的介电层

182：接触窗

190：透明像素电极

CL：共通电极线

DL：数据线

d：厚度

P：驱动电路连接垫

SC：储存电容

SL：扫描线

T：晶体管

α：夹角

具体实施方式

为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

一般来说，在像素结构中配置反射像素电极，可使此像素结构具有使光线反射的能力，若同时在像素结构中配置反射像素电极之外的区域，配置透明像素电极，则此像素结构可同时具有穿透以及反射的显示模式。由先前技术的描述可知，欲使此类像素结构具有良好的质量，通常会在像素结构中制作将反射像素电极垫高的垫高层以及提高反射率的光刻胶凸块，但此作法将导致像素结构的制作流程变得繁杂，使得产出及产品良率下降。为此，本发明提出一种像素结构的制造方法，以在可以简化制造工艺复杂度的前提之下，制作质量良好的像素结构。

图1A至图1E绘示本发明的一实施例的像素结构的制造方法的上视图，而图2A至图2E分别为图1A至图1E中沿A-A’线以及B-B’线所绘制的剖面图。请先参考图1A与图2A，首先，提供一基板110，并在基板110上形成一栅极120。形成栅极120的方式例如是先以溅镀制造工艺(sputteringprocess)于基板110上形成一栅极材料层(gate material layer)(未绘示)，接着再以一图案化光刻胶作为遮罩进行一蚀刻制造工艺(etching process)，以将栅极材料层图案化而形成栅极120。而且，在图案化栅极材料层的步骤中可以同时于基板110上形成一共通电极线CL、与栅极120连接的一扫描线(scan line)SL以及一驱动电路连接垫(bonding pad)P。

在材料的选择上，基板110可以是玻璃基板、塑料基板等透光基板，而栅极材料层的材质可以是本发明所属技术领域中应用于栅极120制作的任何一种导电材质或是多种导电材质的组合。举例而言，栅极材料层的材质例如是铝(Al)、铜(Cu)、钼(Mo)、银(Ag)、金(Au)，或是这些金属所构成的合金或复合金属层。

接着，请参考图1B与图2B，依序于基板110上形成一栅极介电层130以及一半导体层140。栅极介电层130会覆盖栅极120，且一并覆盖共通电极线CL、扫描线SL与驱动电路连接垫P，而半导体层140则会覆盖栅极介电层130，并具有一位于栅极120上方的通道区142。之后，再于半导体层140上形成一图案化的介电层150A，其包括一位于通道区142上方的蚀刻终止层152A以及多个位于共通电极线CL上方的凸块154A，且图案化的介电层150A亦可覆盖部份位于驱动电路连接垫P上方的半导体层140。

更详细而言，形成栅极介电层130以及半导体层140的方法包括以下步骤。首先，通过一沉积制造工艺(deposition process)将栅极介电层130形成于基板110上，其材质例如是二氧化硅、氮化硅或是氮氧化硅等介电材料。接着，再通过另一沉积制造工艺将半导体层140形成于栅极介电层130上，其材质例如是非晶硅或多晶硅。之后，再通过另一沉积制造工艺将一介电材料层(未绘示)形成于半导体层140上，其材质例如是无机材料。然后，再以一图案化光刻胶作为遮罩进行一蚀刻制造工艺，以将介电材料层图案化而形成图案化的介电层150A。

值得注意的是，使用者可通过调整图案化制造工艺的制作条件以控制介电材料层被移除的多寡，进而控制多个凸块154A的厚度d以及多个凸块154A的侧面与基板110的一上表面的一夹角(included angle)α的角度。于此实施例中，多个凸块154A的较佳厚度d约为0.1微米到3微米，而夹角α的角度是大于5度且小于60度，且其较佳角度是大于10度且小于20度，或者是介于15度以内。

然后，请参考图1C与图2C，于基板110上形成一图案化的金属层170，并将半导体层140(绘示于图1B)图案化，以形成一图案化的半导体层140a。图案化的金属层170包括一源汲172、一漏极174以及一与漏极174连接的反射像素电极176。源极172与漏极174分别覆盖通道区142的部份区域。反射像素电极176覆盖多个凸块154A，以与多个凸块154A共形，形成一凹凸表面，并可覆盖部份位于共通电极线CL上方的图案化的半导体层140a。此时，栅极120、位于栅极120上方的栅极介电层130、通道区142、源极172与漏极174即可构成一晶体管T，而共通电极线CL与位于其上方的反射像素电极176即可构成一储存电容SC。

更详细而言，形成图案化的金属层170的方法包括以下步骤。首先，以溅镀制造工艺于基板110上形成一金属层(未绘示)，以覆盖蚀刻终止层152A与多个凸块154A。然后，再进行一蚀刻制造工艺将金属层图案化，以形成图案化的金属层170，并暴露出部份的蚀刻终止层152A。此外，在形成图案化的金属层170时，也可于同一步骤中一并形成与源极172连接的一数据线(data line)DL。

此外，在形成金属层之前，更可先于基板110上用沉积的方式形成一欧姆接触材料层(未绘示)，以覆盖蚀刻终止层152A与多个凸块154A。此时，欧姆接触材料层会位于金属层与半导体层140(绘示于图1B)之间以及金属层与图案化的介电层150A之间。

另外，在形成图案化的金属层170后，更可再以图案化的介电层150A与图案化的金属层170作为遮罩进行另一蚀刻制造工艺，以将半导体层140(绘示于图1B)与欧姆接触材料层图案化而分别形成一图案化的半导体层140a与一欧姆接触层160。此时，欧姆接触层160与图案化的金属层170会具有相同的图案。而且，位于栅极120上方的图案化的金属层170会暴露出部份的蚀刻终止层152A，且位于驱动电路连接垫P上方的图案化的介电层150A会暴露出部份的栅极介电层130。

于此实施例中，图案化的金属层170的最上层材质例如是银(Ag)、铝(Al)或是其它具有良好反射率的导电材料，以使其可将外界光线反射而构成反射像素电极176。另外，图案化的金属层170覆盖在多个凸块154A上则可提高反射像素电极176的反射效率。

简单来说，于此实施例中，将反射像素电极176覆盖于多个凸块154A上可提升反射像素电极176的反射面积及反射率。而且，于此实施例中，夹角α的角度更可通过制造工艺控制而调整至介于5度到60度之间，以使反射像素电极176可具有较佳的反射率。另外，在其它未绘示的实施例中，夹角α的较佳角度是介于10度到20度之间，或者是介于15度以内。

接着，请参考图1D与图2D，形成图案化的金属层170之后，再于基板110上涂布一有机介电材料(未绘示)，以形成一覆盖晶体管T与反射像素电极176的平坦化的介电层180。平坦化的介电层180可用以保护晶体管T，以使其维持良好的电性，且其可暴露出位于驱动电路连接垫P上方的栅极介电层130与图案化的介电层150A(绘示于图1C)。于此实施例中，有机介电材料例如是压克力树脂或是光刻胶材料等。而且，平坦化的介电层180的介电系数例如是2到7，而其厚度例如是0.1微米到6微米。

然后，进行一黄光制造工艺(lithography process)或一蚀刻制造工艺，以在平坦化的介电层180上制作一接触窗182，其暴露出反射像素电极176的部分区域。而且，在制作接触窗182时，可以利用驱动电路连接垫P上方的图案化的半导体层140a(绘示于图1C)与图案化的介电层150A(绘示于图1C)为蚀刻遮罩，移除其所暴露出的栅极介电层130，进而暴露出部份的驱动电路连接垫P。

然后，请参考图1E与图2E，再于平坦化的介电层180上形成一透明像素电极190，其中透明像素电极190通过接触窗182与反射像素电极176电性连接。透明像素电极190的形成方式可以是于平坦化的介电层180上形成铟锡氧化物(indium tin oxide，ITO)或是铟锌氧化物(indium zinc oxide，IZO)等透明导电材质，并将透明导电材质图案化以形成透明像素电极190。另外，图案化后的透明导电材质更可一并覆盖部份的栅极介电层130与其所暴露出的驱动电路连接垫P。上述至此，已大致完成本发明的像素结构100A的制作。

此时，配置于基板110上的像素结构100A包括栅极120、一栅极介电层130、一图案化的半导体层140a、一图案化的介电层150A、一图案化的金属层170、一平坦化的介电层180以及一透明像素电极190。栅极120配置于基板110上，而栅极介电层130配置于基板110上以覆盖栅极120。图案化的半导体层140a配置于栅极介电层130上，并具有一位于栅极120上方的通道区142。图案化的介电层150A配置于图案化的半导体层140a上，并包括一位于栅极120上方的蚀刻终止层152A以及多个凸块154A。

另外，图案化的金属层170包括一源极172、一漏极174以及一与漏极174连接的反射像素电极176。源极172与漏极174分别覆盖通道区142的部份区域，而反射像素电极176覆盖多个凸块154A，以使反射像素电极176跟多个凸块154A共形。栅极120、栅极介电层130、图案化的半导体层140a、源极172与漏极174构成一晶体管T。平坦化的介电层180配置于晶体管T上，并具有一接触窗182，以暴露出反射像素电极176的部分区域。透明像素电极190配置于平坦化的介电层180上，并通过接触窗182与反射像素电极176电性连接。

由图1E可知，像素结构100A具有将光线反射的反射像素电极176以及让光线穿透的透明像素电极190，且两种像素电极176、190由接触窗182彼此电性连接。因此，像素结构100A为半穿透半反射式像素结构。

在像素结构100A中，平坦化的介电层180会影响反射像素电极176上方的电场，使得反射像素电极176上方的电场与透明像素电极190上方的电场不同。因此，将像素结构100A应用于液晶显示器(未绘示)上时，可通过平坦化的介电层180的厚度调整而使反射像素电极176所在的反射显示区与透明像素电极190所在的穿透显示区匹配，呈现大致相同的显示效果。换句话说，像素结构100A应用于半穿透半反射式液晶显示器时，不容易发生穿透显示区与反射显示区之间显示画面不平衡的现象。

目前，大部分的半穿透半反射式液晶显示器的设计多是采用垫高层的配置，形成双重液晶盒间隙，以使穿透显示区与反射显示区之间显示画面均匀一致。相较之下，本发明的像素结构100A的设计，可以通过调整平坦化的介电层180的厚度或材料(介电系数)，在单一液晶盒间隙结构下，达到穿透显示区与反射显示区之间显示画面均匀一致。因此，像素结构100A的制造流程较为简单，且制造成本也较为低廉。

更进一步地说，现有的具有双重液晶盒间隙的半穿透半反射式液晶显示器中，在垫高层的边缘，液晶分子的排列状态较不容易受到控制，容易有漏光的现象产生，进而使得半穿透半反射式液晶显示器的显示质量下滑。相对地，由于本实施例的像素结构100A具有单一晶穴间隙，因此较不易有漏光的现象产生。

图3绘示本发明另一实施例的像素结构的剖面图。请参考图3，此实施例中的像素结构100B相似于图1E中所示的像素结构100A。二者不同之处在于像素结构100A的图案化的介电层150A的材质为无机材料，而像素结构100B的图案化的介电层150B的材质为有机材料。而且，图案化的介电层150B的形状与凸块154B所形成的位置不同于图案化的介电层150A。

简单来说，像素结构100B的制造方法大致如下。首先，提供基板110，并在基板110上形成栅极120。然后，依序于基板110上形成栅极介电层130以及半导体层(未绘示)。于此实施例中，栅极120、栅极介电层130与半导体层的形成方式及材料与前一实施例相同，于此不作赘述。

接着，于基板110上涂布一有机介电材料，以形成一覆盖半导体层的介电材料层(未绘示)。然后，进行一黄光制造工艺，以将介电材料层图案化而形成图案化的介电层150B。图案化的介电层150B包括一位于通道区142上方的蚀刻终止层152B以及多个凸块154B，其中凸块154B可不形成于共通电极线CL上方。

值得注意的是，使用者可在形成图案化的介电层150B后对其再加热(reflow)，以使蚀刻终止层152B与多个凸块154B的上表面形成融溶状态。当图案化的介电层150B冷却后，蚀刻终止层152B与多个凸块154B即会呈现如图3所示的弧状凸起。

相同的，使用者可通过调整图案化制造工艺的制作条件以控制介电材料层被移除的多寡，进而控制多个凸块154B的厚度d。于此实施例中，多个凸块154B的较佳厚度d约为0.1微米到3微米。

然后，再于基板110上形成图案化的半导体层140a、图案化的金属层170、平坦化的介电层180与透明像素电极190，即大致完成本发明的像素结构100B的制作。于此实施例中，图案化的半导体层140a、图案化的金属层170、平坦化的介电层180与透明像素电极190的形成方式及材料与前一实施例相同，于此不作赘述。

综上所述，本发明的像素结构及其制造方法至少具有以下所述的优点：

本发明的像素结构中，凸块是利用晶体管中既有膜层制作而成，因此凸块的制作不需增加额外的制造工艺步骤。

本发明的像素结构中，凸块的厚度以及外型可以通过制造工艺条件的控制而改变，进而更有效率地提高覆盖于凸块上的反射像素电极的反射率。

本发明的像素结构具有单一液晶盒间隙，故不易有漏光的现象产生。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求范围所界定者为准。

Claims (15)

1.一种像素结构，适于配置于一基板上，其特征在于，所述的像素结构包括：

一栅极，配置于所述的基板上；

一栅极介电层，配置于所述的基板上以覆盖所述的栅极；

一图案化的半导体层，配置于所述的栅极介电层上，所述的图案化的半导体层具有一位于所述的栅极上方的通道区；

一图案化的介电层，配置于所述的图案化的半导体层上，其中所述的图案化的介电层包括一位于所述的栅极上方的蚀刻终止层以及多个凸块；

一图案化的金属层，包括一源极、一漏极以及一与所述的漏极连接的反射像素电极，其中所述的源极与所述的漏极分别覆盖所述的通道区的部份区域，而所述的反射像素电极覆盖所述的多个凸块，以使所述的反射像素电极形成一凹凸表面，且所述的栅极、所述的栅极介电层、所述的图案化的半导体层、所述的源极与所述的漏极构成一晶体管；

一平坦化的介电层，配置于所述的晶体管上，其中所述的平坦化的介电层具有一接触窗，以暴露出所述的反射像素电极的部分区域；以及

一透明像素电极，配置于所述的平坦化的介电层上，并通过所述的接触窗与所述的反射像素电极电性连接。

2.如权利要求1所述的像素结构，其特征在于，所述的像素结构更包括一欧姆接触层，配置于所述的图案化的金属层与所述的图案化的半导体层之间以及所述的图案化的金属层与所述的图案化的介电层之间。

3.如权利要求1所述的像素结构，其特征在于，所述的欧姆接触层与所述的图案化的金属层具有相同的图案。

4.如权利要求1所述的像素结构，其特征在于，所述的平坦化的介电层的介电系数为2到7。

5.如权利要求1所述的像素结构，其特征在于，所述的平坦化的介电层的厚度为0.1微米到6微米。

6.如权利要求1所述的像素结构，其特征在于，所述的多个凸块的厚度为0.1微米到3微米。

7.如权利要求1所述的像素结构，其特征在于，所述的像素结构更包括一配置于所述的基板上的共通电极线，其中所述的共通电极线与位于其上方的所述的反射像素电极构成一储存电容。

8.如权利要求1所述的像素结构，其特征在于，所述的多个凸块包括有机凸块或无机凸块。

9.一种像素结构的制造方法，所述的方法包括：

提供一基板；

形成一栅极于所述的基板上；

形成一栅极介电层于所述的基板上，且所述的栅极介电层覆盖所述的栅极；

形成一半导体层于所述的栅极介电层上，所述的半导体层具有一位于所述的栅极上方的通道区；

形成一图案化的介电层于所述的半导体层上，其中所述的图案化的介电层包括一位于所述的栅极上方的蚀刻终止层以及多个凸块；

形成一图案化的金属层于所述的基板上，所述的图案化的金属层包括一源汲、一漏极以及一与所述的漏极连接的反射像素电极，其中所述的源极与所述的漏极分别覆盖所述的通道区的部份区域，而所述的反射像素电极覆盖所述的多个凸块，以使所述的反射像素电极形成一凹凸表面，且所述的栅极、所述的栅极介电层、所述的图案化的半导体层、所述的源极与所述的漏极构成一晶体管；

以所述的图案化的金属层为遮罩对所述的半导体层进行图案化，以形成一图案化的半导体层；

形成一平坦化的介电层于所述的晶体管上；

于所述的平坦化的介电层上制作一接触窗，以暴露出所述的反射像素电极的部分区域；以及

形成一透明像素电极于所述的平坦化的介电层上，所述的透明像素电极通过所述的接触窗与所述的反射像素电极电性连接。

10.如权利要求9所述的像素结构的制造方法，所述的方法更包括形成一欧姆接触层，其中所述的欧姆接触层位于所述的图案化的金属层与所述的图案化的半导体层之间以及所述的图案化的金属层与所述的图案化的介电层之间。

11.如权利要求10所述的像素结构的制造方法，其中所述的欧姆接触层与所述的图案化的金属层一并被图案化。

12.如权利要求10所述的像素结构的制造方法，其中所述的平坦化的介电层的介电系数为2到7。

13.如权利要求10所述的像素结构的制造方法，其中所述的平坦化的介电层的厚度为0.1微米到6微米。

14.如权利要求10所述的像素结构的制造方法，其中所述的多个凸块的厚度为0.1微米到3微米。

15.如权利要求10所述的像素结构的制造方法，其中在形成所述的栅极的同时，更包括形成一共通电极线于所述的基板上，而所述的共通电极线与位于其上方的所述的反射像素电极构成一储存电容。

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