CN101213641A - 半导体器件中的mim电容和用于该mim电容的方法 - Google Patents

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Abstract

本发明提供一种形成于半导体器件(10)中的一个或者多个金属互连层之上的平坦MIM电容。电容具有底部板状电极(36)和顶部板状电极(40)。绝缘体(38)形成于板状电极之间。在形成第一板状电极之前，在金属互连层上方淀积第一绝缘层(28)。利用化学机械抛光(CMP)工艺对第一绝缘层(28)进行平坦化。然后在平坦化的第一绝缘层上淀积第二绝缘层(32)。第一板状电极(36)形成于第二绝缘层(32)上方。绝缘体(38)形成于第一板状电极之上，作为电容的电介质。在绝缘体(39)上方形成第二板状电极(40)。平坦化第一绝缘层并在其上淀积第二绝缘层，减少了缺陷并产生更可靠的电容。

Description

半导体器件中的MIM电容和用于该MIM电容的方法
技术领域
本发明涉及半导体器件领域，更为具体的，涉及半导体器件中的金属-绝缘体-金属(MIM)电容。
背景技术
用于集成电路中的电容的一种为平坦金属-绝缘体-金属(MIM)电容。平坦MIM电容包括顶层板状电极和底层板状电极之间的MIM电介质体。MIM电容通常用于去耦合和旁路用途。
通常，平坦MIM电容在利用典型的后端嵌刻工艺集成而被集成在铜的上方时会不可靠并可能早期击穿，原因是介于铜和平坦MIM电容之间的层间电介质(ILD)中的缺陷。由诸如表面形貌、粗糙度、颗粒不稳定性和铜氧化而引起的缺陷都被认为是可靠性失效的可能原因。为避免此类问题，排除了直接在铜结构上方进行MIM布图。不幸的是，这对于可利用的片上MIM区域是一种严重损失；这样限制了可制造用于去耦和旁路应用的电容。由此，存在控制形成于铜之上的MIM电容缺陷的需求。
附图说明
本发明通过示例的方式说明，但不限于此；其中相同的附图标记表示相似的元件，其中：
图1为根据本发明的一个实施方式的可用于形成MIM电容的半导体器件的一部分的截面图。
图2为形成了阻挡层和第一绝缘层之后的图1的器件。
图3为在平坦化第一绝缘层和淀积第二绝缘层之后的图2的器件。
图4为MIM叠层形成之后的图3的器件。
图5为将MIM叠层构图而形成MIM电容之后的图4的器件。
图6为在MIM电容上方形成绝缘层后的图5的器件。
图7为在绝缘层中形成过孔之后的图6的器件。
图8为在过孔以及顶层互连层中形成接触后的图7的器件。
本领域技术人员会理解，图中的元件的说明仅是为了简单化和清晰化的目的，没有必要按照比例画出。例如，图中某些元件的尺寸可相对其他元件夸大以帮助提高对本发明实施方式的理解。
具体实施方式
一般而言，本发明提供了一种形成具有平坦MIM电容的半导体器件的方法。平坦MIM电容形成于一个或者多个金属互连层上方。每个金属互连层由层间电介质层隔离。电容具有底部板状电极和顶部板状电极。绝缘体形成于板状电极之间。在形成第一板状电极之前，在金属互连层上方淀积第一绝缘层。利用化学机械抛光(CMP)工艺对第一绝缘层进行平坦化，以去除诸如从下层金属传递过来的缺陷。然后在平坦化的第一绝缘层上方淀积第二绝缘层以去除诸如因CMP工艺引起的较小缺陷的另外部分的缺陷。底层板状电极形成于第二绝缘层上方。作为电容的电介质的绝缘体形成于底层板状电极之上。最终在绝缘体上方形成顶层板状电极。
通过平坦化第一绝缘层和在第一绝缘层上方淀积第二绝缘层，在金属上方形成比起现有技术具有实质上更少的缺陷的表面。这样，平坦化MIM电容的因缺陷造成的早期绝缘层击穿得到降低，并因此更加可靠。
图1～8给出了经过根据本发明的一系列加工工序以形成平坦MIM电容的半导体器件10的一部分的说明。
图1给出了可用于形成平坦MIM电容的半导体器件10的一部分的截面图。提供了半导体衬底12。在优选实施方式中，半导体衬底12为硅。但是，也可使用其他半导体材料诸如砷化镓和绝缘体上硅(SOI)。通常，衬底12包括大量不同的有源和无源半导体器件，例如金属-氧化物半导体(MOS)晶体管、双极型晶体管、电阻和电容。但是，出于理解本发明的目的，对于这些器件的理解并不必要，因此没有对这些器件进行说明。在半导体衬底12上方可形成许多互连层并连接至有源电路。通常，根据集成电路的复杂性，可以有少至一个互连层或者多于九个互连层。每个互连层包括由ILD层隔离的多个金属导体。图1表示了两个互连层。
ILD层14淀积于半导体衬底12上。ILD层14可以为通过任何工艺形成的电介质材料层的组合。例如，可以为二氧化硅(SiO2)、掺碳的二氧化硅(如SiCOH)、四乙基正硅酸盐(TEOS)、掺硼/磷的TEOS(BPTEOS)、富硅氧氮化物(SRON)、等离子体增强的氮化物(PEN)、磷硅酸盐玻璃(PSG)、碳氮化硅(SiCN)、或者富硅氧化物(SRO)。优选地，利用等离子体增强化学气相淀积(PECVD)将ILD层14淀积为厚约4000至10000埃。第一导电层16利用物理气相淀积(PVD)、化学气相淀积(CVD)、原子层淀积(ALD)、电镀等及其组合形成于ILD 14上方。在优选实施方式中，第一导电层16主要为铜。但是，在其他实施方式中，第一导电层16可以为铝或者铝-铜合金。另外，第一半导体层16可由多个材料层形成。例如，在铜嵌刻金属化方案中，经常在形成铜层之前形成包括钽或者氮化钽的扩散阻挡层。
利用与上述第一ILD层14和第一导电层6相同的材料，在导电层16上形成第二ILD层18后，形成第二导电层20。在所示的实施方式中，给出了两个互连层。在其他实施方式中，可以有少至一个或者多于九个的互连层。互连层的导体按照需要利用穿过通孔形成的接触、例如接触22和24，相互连接以及连接至衬底12上的电路。
图2给出了在阻挡层26和绝缘层28形成后的图1的器件。阻挡层26作为对后续形成的层中的铜的扩散阻挡层。在给出的实施方式中，阻挡层26为淀积至300到500埃厚度的PEN或者SICN。然后，利用如TEOS、氟化TEOS(FTEOS)或者SIOH的电介质覆盖膜在阻挡层26上淀积绝缘层28至厚度约3000到6000埃。层26和28的淀积可以传递来自第二导电层中的铜的缺陷，并产生另外的缺陷。礼物，绝缘层28的表面可能像图2所示那样较为粗糙。给出的实施方式减少了表面缺陷，并且通过在晶片加工过程中利用CMP工艺的平坦化使得绝缘层28的粗糙度变得光滑。优选的CMP工艺为传统工艺，利用较硬的研磨垫以及烟气处理的硅石散布研磨浆的常用流速。另外，使用去离子化水冲洗晶片，然后进行典型的抛光后氢氧化氨机械擦洗。在其他实施方式中，可以使用不同的CMP工艺。
图3给出了经过平坦化绝缘层28后的图2的器件。平坦化绝缘层28的厚度可达约3000埃。请注意，在某些实施方式中，几乎所有绝缘层28可以在CMP工艺中除去。在CMP工序后淀积第二绝缘层32。缘绝层32为诸如淀积至厚度约500到约3000埃的TEOS、FTEOS或者SICOH的电介质覆盖膜。绝缘层32进一步减少了在CMP后残留的缺陷。
图4给出了在绝缘层32上形成MIM叠层34之后的图3的器件。MIM叠层34包括底部板状电极层36、绝缘体38和顶部板状电极层40。底部板状电极层36由氮化钽(TaN)、氮化钛(TiN)、铝(Al)、铜(Cu)、钌(Ru)、铱(Ir)等之一形成。在一个实施方式中，底层板状电极层36厚约100至1000埃。利用CVD、PVD、ALD等或者其组合在底层板状电极层36上形成绝缘体38。在一个实施方式中，绝缘体38包括具有高线性度(例如，标准化电容变化通常小于100ppm电压单位)的金属氧化物，例如氧化钽和氧化铪。但是，对于线性度不太关键的一般应用，诸如氧化锆、钛酸钡锶(BST)以及钛酸锶(STO)之类的其他氧化物也是适合的。或者，也可使用非高介电常数材料的绝缘体38，例如二氧化硅。此处所用高介电常数材料为介电常数比二氧化硅的大的材料。绝缘体38还可以为等离子体增强氮化物(PEN)，SixNy。顶层板状电极层40形成于绝缘体38上，可以具有与底层板状电极层36相同的成分和厚度。
图5给出了将MIM叠层进行构图以形成平坦MIM电容之后的图4的器件。为了随后将顶层板状电极层40刻蚀成期望的尺寸和形状，淀积并构图光刻胶层(未示出)。然后如业界周知的，利用另一个光刻胶层(未示出)对底层板状电极层36和绝缘体38进行构图，产生如图5所示的平坦MIM电容41。
图6给出了在MIM电容上方形成绝缘层42之后的图5的器件。绝缘层42为淀积于半导体器件10上方的ILD。绝缘层42可以为诸如TEOS、FTEOS、SICOH等的任何电介质材料。绝缘层可以为约100-1000埃厚。如果需要可以在绝缘层42上方形成后续的金属互连层。
图7给出了在绝缘层42中形成通孔44、46和48之后的图6的器件。淀积并构图光刻胶层(未示出)以刻蚀绝缘层42，来形成通孔开口44、46和48。通孔刻蚀的化学机制为传统方法，并且是选择性的以使刻蚀停在板状电极之上和互连层20中的导体之上。
图8给出了在通孔内形成接触50、52和54以及形成最终互连层56之后的图7的器件。在通孔开口形成之后，填入导电材料以形成接触50、52和54。请注意，接触50、52、54表示形成于半导体器件10中的多个接触。接触50表示最终的互连层56的导体和互连层20中的导体之间的电连接。接触52表示互连层56中的导体和底层板状电极36之间的电连接。类似地，接触54表示互连层56中的导体和顶层板状电极40之间的电连接。请注意，在一个应用中，平坦MIM电容41用作去耦电容。此种情况下，互连层56可用于提供电源或者地的连线。另外，用于顶层和底层板状电极的接触通常连接至同一互连层。
一般，在平坦MIM电容中，顶层板状电极小于底层板状电极。因此，顶层板状电极限定了电容的有效区域，该区域应尽可能的无缺陷以获得高可靠性。但是，对于较大的平坦MIM电容，顶层和底层板状电极具有相似的尺寸。
根据给出的实施方式，可在集成电路上(IC)形成约1平方厘米或者更大的大面积平坦MIM电容。在一个实施方式中，平坦MIM电容可以覆盖集成电路的50％或更多，在另一实施方式中，它几乎覆盖整个集成电路表面。另外，通过使用利用诸如ALD、CVD、PVD等传统的方法淀积的低K、中K、或高K绝缘体，平坦MIM电容可具有高于10fF/μm2的较高的电容密度。
图中所示的实施方式为形成于最终的互连层下方的MIM电容。但是本领域技术人员会意识到，可在衬底12上的任何地方形成平坦MIM电容。例如，平坦MIM电容可以在第一互连层下方、最终互连层上方或者它们之间的任何地方形成。还有未在图中清晰示出的相关结构，这些通常出现在片上作为IC互连电路的必要部分。
以上结合具体实施方式，说明了本发明的好处，其他优点以及对问题的解决方案。但是，好处、优点、问题的解决以及可以引起任何好处、优点或者解决方案的出现或者更加显著的任何元素，并不被解释为任何或者全部权利要求的关键、必要或者基本特征或者元素。此处所用术语“包含”或者其任何其他变体意指非排他性包括，从而包含一系列元件的工艺、方法、物品或者装置并不仅仅包含这些元素，还可包括其他未清楚列出或者该工艺固有的元素、方法、物品或者装置。
在上述说明中，结合具体实施方式对本发明进行了描述。但是，本领域一般技术人员会理解，在不偏离本发明所附的权利要求提出的范围的前提下，可以进行不同修正和改变。例如，MIM电容可以利用嵌刻集成形成。因此，说明和附图被认为是说明性的而非限制性的，所有此类改动均视为包含在本发明的范围之内。

Claims (20)

1.一种形成具有平坦金属-绝缘体-金属(MIM)电容的半导体器件的方法，包括以下步骤：
提供半导体衬底；
在半导体衬底上方形成第一绝缘层；
平坦化第一绝缘层；
在第一绝缘层上方形成第二绝缘层；
在第二绝缘层上方形成平坦MIM电容的第一板状电极；
在第一板状电极上方形成第三绝缘层；
在第三绝缘层上方形成平坦MIM电容的第二板状电极。
2.如权利要求1所述的方法，其中，
平坦化第一绝缘层的步骤包括利用化学机械抛光工艺对第一绝缘层进行平坦化。
3.如权利要求1所述方法，其中，
第二板状电极电耦合至互连层。
4.如权利要求1所述的方法，其中，
第一绝缘层包括四乙基正硅酸盐(TEOS)。
5.如权利要求1所述的方法，其中，
第三绝缘层包括以20至1000埃的厚度形成的高K电介质。
6.如权利要求1所述的方法，其中，
MIM电容直接形成于互连层的导体的上方。
7.如权利要求1所述的方法，其中，
MIM电容覆盖半导体器件的表面面积的至少50％。
8.如权利要求1所述的方法，
还包括在第三绝缘层上方形成具有多个导体的互连层的步骤。
9.如权利要求8所述的方法，其中，
互连层选自包括铝和铜的组。
10.一种形成具有金属-绝缘体-金属(MIM)电容的半导体器件的方法，包括：
提供半导体衬底；
在半导体衬底上方形成互连层；
在互连层上方形成第一绝缘层；
平坦化第一绝缘层；
在第一绝缘层上方形成第二绝缘层；
在第二绝缘层上方形成MIM电容的第一板状电极；
在第一板状电极上方形成第三绝缘层；
在第三绝缘层上方形成MIM电容的第二板状电极：
11.如权利要求10所述的方法，其中，
平坦化第一绝缘层的步骤包括利用化学机械抛光工艺对第一绝缘层进行平坦化。
12.如权利要求10所述的方法，其中，
还包括在第三绝缘层上方形成第二互连层。
13.如权利要求10所述的方法，其中，
第二板状电极电耦合至第二互连层。
14.如权利要求10所述的方法，其中，
第一绝缘层包括四乙基正硅酸盐(TEOS)。
15.如权利要求10所述的方法，其中，
第三绝缘层包括以20至1000埃的厚度形成的高K电介质。
16.如权利要求10所述的方法，其中，
MIM电容直接形成于互连层的导体的上方。
17.如权利要求10所述的方法，其中，
MIM电容覆盖半导体器件的表面面积的至少50％。
18.如权利要求10所述的方法，其中，
互连层选自包括铝和铜的组。
19.一种半导体器件，包括：
半导体衬底；
形成于半导体衬底上方的互连层；
形成于互连层上方的第一平坦化绝缘层；
形成于第一绝缘层上方的第二绝缘层；
形成于第二绝缘层上方的第一板状电极；
形成于第一电极上方的第三绝缘层；和
形成于第三绝缘层上方的第二板状电极。
20.如权利要求19所述的半导体器件，其中，
第一平坦化绝缘层是利用化学机械抛光工艺而被平坦化的。
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