CN101213558B

CN101213558B - 对片上存储器进行安全访问的集成电路以及方法

Info

Publication number: CN101213558B
Application number: CN2006800239124A
Authority: CN
Inventors: 塞德里克·罗比尼; 西尔万·杜维拉尔
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2005-07-01
Filing date: 2006-06-28
Publication date: 2010-09-01
Anticipated expiration: 2026-06-28
Also published as: US20080235419A1; WO2007004146A1; JP2008545190A; EP1902403A1; CN101213558A; US8140797B2

Abstract

一种集成电路包含：片上访问权管理器(40)，在接收到来自外围设备的读指令后，根据预定的访问权，其用来允许或拒绝外围设备(10)访问存储器段；片上锁(50)，与存储器数据总线连接，只要访问存储器段不被允许，访问权管理器可控制该锁来阻止对设置在每一存储器数据总线上的逻辑1或0的访问。

Description

对片上存储器进行安全访问的集成电路以及方法

技术领域

本发明涉及对片上存储器进行安全访问的集成电路以及方法。

背景技术

现有集成电路包含：

a)具有多根导线的片上存储器数据总线，其用来把存储于存储器内的数据传送到至少一个设备，

b)与存储器数据总线连接的片上存储器，根据存储于存储器内的数据，控制片上存储器用来在存储器数据总线的每根导线上设置逻辑1或逻辑0，从而响应于读指令，可以把存储于存储器段内的数据传送到至少一个外围设备，

c)片上访问权管理器，接收到来自外围设备的读指令后，根据预定的访问权，其用来允许或拒绝外围设备访问存储器段。

片上存储器数据总线被直接连接到外围设备。在集成电路的操作过程中，访问权管理器对发送了读指令的每个外围设备的访问权进行评估，所述读指令关于存储于存储器段内的数据。

如果外围设备具有访问存储器段的权利，则访问权管理器就会允许这次访问，并且只有这样，之后才能控制片上存储器把存储的数据通过存储器数据总线传送到该设备。

评价设备的访问权和控制存储器传送所存储的数据的过程既花费时间又减慢了片上存储器和外围设备间的数据传送速度。

在专利申请US2003/0041254中，Challener等人给出了一个存储器的例子，其中，由访问权管理器来评价访问存储器。

发明内容

因此，本发明的目的是提供一种集成电路设计用来改善片上存储器和外围设备间的数据传送速度。

考虑到前述的和其它的目的，根据本发明，提供了一种集成电路，其包括：

d)与存储器数据总线连接的片上锁，只要访问存储器段不被允许，访问权管理器就控制片上锁来阻止对设置在存储器数据总线的每根导线上的逻辑1或0的访问。

在上述的集成电路中，只要访问存储器段不被允许，片上锁就会阻止来自外围设备对存储器数据总线的任何访问。因此，在明确地允许外围设备访问存储器段的权利前，可以开始控制片上存储器来在存储数据总线的每根导线上设置逻辑1或0。结果是，当允许访问存储器段时，至少已经执行了一部分用来在存储器数据总线的导线上设置逻辑1或0的处理，从而减少了用来访问存储在存储器内的数据的时间。

上述集成电路的实施例可以包括以下特征中的一个或几个：

-如果访问存储器段被允许，访问权管理器控制片上锁来把存储器数据总线的每根导线和连接到外围设备的数据输入端口的片上设备数据总线的对应导线相连，

-如果访问存储器段被拒绝，则访问权管理器控制片上锁来在设备数据总线的每根导线上设置虚拟的逻辑1或0。

集成电路的上述实施例给出了以下优点：

-在设备数据总线的每根导线上进行虚拟的逻辑1或0设置删除了在设备数据总线上发送的先前所读数据，并且把每根导线设置为预定状态。

本发明也涉及一种对上述集成电路内的片上存储器进行安全访问的方法，该方法包括：

a)根据存储于存储器段内的数据，片上存储器在存储器数据总线的每根导线上设置逻辑1或逻辑0，从而响应于读指令，把存储的数据传送到外围设备，

b)接收到来自外围设备的读指令后，根据预定的访问权，片上访问权管理器允许或拒绝外围设备访问存储器段，

c)只要访问存储器段不被允许，与存储器数据总线连接的片上锁就阻止对设置在存储器数据总线的每根导线上的逻辑1或0的访问。

上述实施例的方法包含以下特征中的一个或几个：

-在步骤b)结束前，步骤a)开始。

-接收到外围设备发送的读指令后，步骤a)和b)都开始。

-在步骤b)的结尾，如果访问存储器段被允许，则所述锁就把存储器数据总线的每根导线和连接到外围设备的片上设备数据总线的对应导线相连，并且可选地，如果访问存储器段被拒绝，则所述锁就在设备数据总线的每根导线上设置虚拟的逻辑1或0。

本方法的上述实施例给出了以下优点：

-在步骤b)结束前开始步骤a)加速了数据传送速度，因为步骤a)和b)至少部分地被并行地执行。

-步骤a)和b)同时开始使得存储器和外围设备间的数据传送进一步加速。

从以下的描述，附图和权利要求中，本发明的这些及其它方面将变得明显。

附图说明

图1示出了集成电路结构的示意图；

图2示出在图1的集成电路中用来访问片上存储器的不同信号的时间图；和

图3是对图1的集成电路中的片上存储器进行安全访问的方法的流程图。

具体实施方式

图1示出了例如来自ARM公司(参考网站：www.arm.com)的ARM处理器的集成电路2。

集成电路2具有形成了芯片的核心，其中集成电路的每个元件都被蚀刻在芯片上。图1只示出了用来理解本发明所必需的集成电路的细节。

集成电路2至少有一个片上存储器8，存储器8对应于存储器地址的一个范围。存储器地址的这个范围，例如，被划分成n个存储器地址子范围，每个子范围对应于一个存储器段，其中n是大于1的整数。例如，存储器8是例如SRAM(静态随机存取存储器)的同步存储器。

在诸如CPU(中央处理器)、DSP(数字信号处理器)或DMA(存储器直接存取)单元之类的多个外围设备之间共享访问至少一个存储器段。为了简单起见，只示出了一个外围设备10。

存储器8具有与片上地址总线14连接的地址输入端口12。端口12接收在存储器8中将要被读取的数据的地址。

存储器8还具有指令输入端口16和数据输出端口18。

端口16被连接到片上指令总线20用来接收包括控制信号的读指令。

端口18被连接到存储器数据总线22用来把存储的数据传送到例如设备10的外围设备。

优选地，总线14、20和22是流水线总线。

在图1中，只详细描述了总线22的结构。总线22具有多个并行的导线24，每根导线24被连接到端口18的输出管脚26。为了简单起见，只示出了八根导线24。每个管脚26能把其各个导线24的电压设置为对应于逻辑1或逻辑0的电压。设置在导线24上的逻辑1或逻辑0与在存储器8中所读数据的值一致，因此这个值能被传送到外围设备。

设备10具有与总线20连接的输出指令端口30，来给存储器8发送读指令，并且设备10具有与总线14连接的地址输出端口32，来指定将要被读取的数据的地址。

设备10还包括与设备数据总线36连接的数据输入端口34。当访问存储器8被允许时，使用总线36接收在存储器8中所读取的数据。

总线36同总线22具有同样多的导线38(即，例如8根导线)。每根导线38对应于各根导线24。

集成电路2具有片上访问权管理器40，其用来允许或拒绝设备10对存储器8的特定存储器段的访问。管理器40被连接到存储器42，存储器42包含针对每个外围设备的访问权的数据库44。例如，数据库44给每个外围设备指定以下数据：

-外围设备标识符，

-存储器访问类型，像突发访问或非顺序访问，

-外围设备的特权，

-外围设备可访问的存储器段的地址。

根据存储在数据库44中的访问权，管理器40能控制锁50来阻止或开启一特定外围设备对存储器段的访问。

通过控制线52连接管理器40和锁50。

锁50具有与总线22连接的数据输入端口54，用来通过导线24接收存储器8所传送的已读取的数据，并且该锁具有与总线36连接的输出端口56。

只要访问存储器段不被允许，管理器40就控制锁50来阻止设备10对设置在每根导线24上的逻辑1或0的访问。

例如，当访问存储器8被允许时，锁50就能把导线24连接到各根导线38，从而使得设置在导线24上的数据就能通过锁50传送到总线36。

锁50还能在每根导线38上设置虚拟逻辑1或0来把预定的虚拟数据传送到外围设备(例如设备10)。优选地，这些虚拟数据与设置在总线22上的数据无关。

参考图2和3，将描述集成电路2的操作。

图2示出了随时间t而改变的时钟信号60。时钟信号60被用来使存储器8、总线14、20、22和36以及管理器40的操作同步。以时钟信号60的上升沿来使这些操作同步。

在图2中，t₀、t₁和t₂时刻分别对应时钟信号60的三个连续上升沿。时钟周期t_cyc对应时钟信号60的一个周期。

曲线62代表芯片选择信号的值。这里，在t₀时刻，芯片选择信号等于1来选择存储器8。

曲线64代表总线14上的地址被改变和读/写指令被改变的时间。在图2中，在t₀时刻，总线14上的地址是D₂，而在t₁时刻，地址是D₃。在t₀和t₁时刻，在端口16上出现一个读指令。

曲线66代表存储器8在总线22上设置的数据。在t₀时刻，在总线22上设置了数据Q₁。数据Q₁对应外围设备在前一个时钟周期过程中请求的数据。在t₁时刻，在总线22上设置了数据Q₂。数据Q₂对应存储器8在t₀时刻所读取的在地址D₂存储的数据。

如图2所示，在存储器8用在t₀时刻请求的数据Q₂代替以前的数据Q₁之前，必需等待时间间隔t_a。这个时间间隔t_a称为存储器8的“存储器访问时间”。间隔t_a对应一段时间，这段时间是存储数据在到达输出管脚26之前，经过存储器8的模拟单元所必需的时间。时间间隔t_a开始于t₀时刻。

例如，对于工作频率是125MHz的单端口SRAM，其时间间隔t_a等于2.83ns。这个时间间隔t_a通常比5ns短。

曲线68代表评价时间间隔t_b，评价时间间隔t_b是管理器40根据在t₀时刻总线14和20上出现的数据，来确定是否允许或拒绝访问存储器段所必需的时间。优选地，时间间隔t_b于t₀时刻开始，在时间间隔t_a结束前结束。

这里，总线14、20、22和36是流水线总线，诸如例如ARM AMBA2.0总线(AMBA：高级微控制器总线体系结构)。ARM AMBA总线2.0是由ARM基于标准AMBA(2.0版本)开发的总线体系结构。在流水线总线中，在一个时钟周期内，发送读指令和地址，称为“地址相(address phase)”，而在接下来的时钟周期内，读取对应该地址所存储的数据，称为“数据相”。

在这里，在t₀时刻，存储器8读取地址D₂而总线22只有在接下来的时钟周期t₁时刻才能获得对应的数据Q₂。

图3示出了当外围设备10读取时，对存储器8进行安全访问的方法。

最初，在步骤76中，设备10在总线20上发送一个读指令并且在总线14上发送将要被读取的数据的地址。这个读指令包含设备标识符和被请求的存储器访问类型。设备10也把总线20的片选信号设置为对应于存储器8的逻辑1。

在t₀时刻，步骤78中，接收到读指令后，控制存储器8来读取对应于在端口12上接收到的地址的数据(例如D₂)。因此，在t₀时刻，存储器8根据将要被读取的数据开始在导线24上设置逻辑1或0的过程。

与此同时，在t₀时刻，步骤80中，管理器40开始对与设备10的标识符相关的访问权进行评价。

与此同时，步骤82中，只要管理器40没有结束对设备10的访问权的评价，锁50就阻止对出现在总线22上的数据的访问。例如，锁50保持导线24与导线38处于不连接状态。

在t₀+t_b时刻，管理器40允许或拒绝对与地址D₂相对应的存储器段的访问。

如果管理器40允许访问存储器段，那么存储器40通过线路52来控制锁50对访问总线22解锁。

例如，在步骤86中，做出响应，锁50把导线24与各根导线38相连，从而设置在总线22上的数据就能传送到总线36上。

相反，如果管理器40拒绝访问存储器段，那么它就控制锁50来在总线36上设置虚拟数据。结果是，在步骤88中，锁50在每根导线38上设置一个虚拟的逻辑1或0。优选地，所设置的虚拟数据是能被设备10容易识别的逻辑0或逻辑1的结合。

在t₀+t_a时刻，在步骤90中，存储器8已经结束了用来传送所读取的数据Q₂到设备10而对每根导线24进行逻辑1或0的设置。然而只有在锁50使得导线24和导线38相连时，数据Q₂才能被传送到设备10。否则，数据Q₂对设备10就保持着不可访问的和不可读的状态。

在t₁时刻，步骤92中，设备10读取总线36上的数据。如果锁50阻止访问总线22，则读取数据就等于虚拟数据，而如果锁50使得导线24和导线38相连，则读取数据就等于数据Q₂。

因此，由于集成电路2的特定结构，所以可以在间隔t_a内评价对存储器8的存储器段进行访问的权利。因此，在开始读取存储器8内的数据Q₂前，不再需要等待间隔t_b的结束。

很多另外的实施例也是可行的。例如，管理器40还可以仅从设备标识符或仅从将要被读取的地址来确定访问存储器段的权利。还可以使用从读指令得到的任何附加信息来允许或拒绝访问存储器段。

这里所描述的集成电路的结构和对存储器段进行安全访问的方法还可以应用在异步存储器。

存储器段可以同存储器8的地址的整个范围一样宽。

以上安全访问存储器的结构和方法还可以应用在非流水线总线。

锁50可以由把每根导线38设置为逻辑1或逻辑0的逻辑门(如与门)组成。

外围设备也可以不是片上外围设备，它可以通过适当的接口与集成电路连接。

Claims

1.一种集成电路，包含：

a)片上存储器数据总线(22)，其具有多根导线，用来把存储在片上存储器内的数据传送到至少一个外围设备，

b)片上存储器(8)，与片上存储器数据总线连接，根据存储在存储器段内的数据，所述片上存储器被控制以在片上存储器数据总线的每根导线上设置逻辑1或逻辑0，从而能够响应于读指令，把存储在存储器段内的数据传送到至少一个外围设备(10)，

c)片上访问权管理器(40)，在接收到来自外围设备的读指令后，根据预定访问权，其用来允许或拒绝所述外围设备访问所述存储器段，

d)片上锁(50)，与所述片上存储器数据总线连接，只要访问所述存储器段不被允许，所述片上访问权管理器就控制所述片上锁来阻止对设置在所述片上存储器数据总线的每根导线上的逻辑1或逻辑0的访问，

其中，所述片上访问权管理器至少部分地并行地执行在片上存储器数据总线的每根导线上设置逻辑1或逻辑0的操作和允许或拒绝所述外围设备访问所述存储器段的操作。

2.根据权利要求1的集成电路，其中，如果访问存储器段被允许，则所述片上访问权管理器控制所述片上锁(50)，来把所述片上存储器数据总线的每根导线与连接到所述外围设备的数据输入端口(34)的片上设备数据总线的对应导线连接。

3.根据权利要求2的集成电路，其中，如果访问存储器段被拒绝，则所述片上访问权管理器控制所述片上锁来在所述片上设备数据总线的每根导线上设置虚拟逻辑1或0。

4.一种对集成电路内的片上存储器进行安全访问的方法，该集成电路包括具有多根导线的片上存储器数据总线，其中：

a)根据存储在存储器段内的数据，所述片上存储器在所述片上存储器数据总线的每根导线上设置逻辑1或逻辑0，从而响应于读指令，把存储的数据传送到外围设备，

b)在接收到来自外围设备的读指令后，根据预定的访问权，片上访问权管理器允许或拒绝所述外围设备访问所述存储器段，

c)只要访问存储器段不被允许，与所述片上存储器数据总线连接的片上锁就阻止对设置在所述片上存储器数据总线的每根导线上的逻辑1或0的访问，

其中，步骤a)和b)至少部分地被并行地执行。

5.根据权利要求4的方法，其中，在步骤b)结束前，步骤a)开始。

6.根据权利要求5的方法，其中，在接收到所述外围设备发送的读指令后，步骤a)和步骤b)都开始。

7.根据权利要求4到6中的任一权利要求的方法，其中，如果访问存储器段被允许，那么，在步骤b)的结尾，所述片上锁把所述片上存储器数据总线的每根导线和连接到所述外围设备的片上设备数据总线的对应导线进行连接，并且可选地，如果访问存储器段被拒绝，则所述片上锁将在所述片上设备数据总线的每根导线上设置虚拟逻辑1或0。