CN101192188A - 用于处理器性能测量的加权事件计数系统及方法 - Google Patents

Abstract

一种用于处理器性能测量的加权事件计数系统和方法，提供低等待时间和低误差性能测量能力。加权性能计数器根据从处理器中的各功能单元提供的多个事件信号累加性能计数。根据每个事件和处理器性能之间的相关性，施加不同的权重到各事件信号。各权重可以从可编程的寄存器提供，使得各权重能够在编程控制下调整。可以组合各事件信号以减少事件信号组的位宽度，同时在组合结果的单个字段中合并互斥事件，并且根据次级总数合并具有相同权重的事件。各权重被施加到组合结果并用于更新性能计数。然后性能计数能够由功率管理软件或硬件使用，以在处理器的操作参数中进行调整。

Description

用于处理器性能测量的加权事件计数系统及方法

技术领域

本发明一般涉及处理器性能测量系统，并且更具体地涉及具有低等待时间(latency)和误差的性能计数系统。

背景技术

处理单元中的性能测量典型地通过一组计数器执行，该组计数器收集关于处理器内各单元的使用的信息。通过获得这样的使用信息，复杂的功率管理算法能够调整操作条件(如处理器频率和电压)、空闲时间或其它能量使用控制机制以减少功率消耗或浪费，同时理想地对处理性能提供最小的影响。

已经基于复杂的多项式度量(metric)提出了精确的性能评估系统，但是需要测量大量的并发事件。如果有助于性能测量的事件是如上述的一组处理单元的单独使用，那么为每个测量其使用的单元提供计数器。在这样的实现中，需要大量的计数器来测量现在的处理器的性能，该处理器可能具有多条具有许多处理单元、高速缓冲存储器单元、以及其它有助于整个处理器性能的单元的管道(pipeline)。然而，现有的性能计数实现典型地需要用于每个被测量的度量的单独的计数器，并且典型地不并发处理大量事件。因此，这样的性能计数实现在功率管理控制改变处理器的操作参数时，不能提供性能改变的精确评估。

对上述为每个度量提供使用计数器的方案的一个替代是，时间多路复用较小的计数器组(或单个计数器)来执行单独的测量。然而，这种方案的总体等待时间对于需要控制的精细间隔尺寸(granularity)的能源管理系统太高。此外，内部度量测量延迟将误差引入测量中。即使在采用单独的计数器时，它们典型地不是同时访问，这也引入内部度量延迟误差和等待时间。

因此，期望提供一种性能计数方法和系统，其提供具有低误差和等待时间的使用信息。还期望提供这样的系统和方法，其不需要用于每个有助于总体性能测量的度量的计数器。

发明内容

以可以并入处理器中的加权性能计数器电路和方法，实现了提供低等待时间、低误差性能测量而不需要用于每个度量的计数器的目标。

加权性能计数器接收多个事件信号，该事件信号指示在处理器内的多个功能单元处发生的事件。根据各事件与处理器性能的相关性加权各信号，并且由性能计数器累加作为结果的加权事件值。该计数可以在每个处理器时钟周期累加。各权重可以从可编程的各存器提供，使得各权重能够在程序控制下调整，或者各权重可以是电路内提供的固定值。

随着具有相同权重的事件在次级总数字段(sub-total field)中累加，组合逻辑可以组合多个事件信号。互斥的(mutually-exclusive)事件可以合并到组合结果中的单个字段中。

作为结果的加权性能计数可由系统管理软件和/或硬件使用，以调整处理器的各操守参数以最佳化性能、估计功率消耗或预测功率消耗改变。

如在附图中图示的，本发明的前述和其它目标、特征以及优点将从以下，特别是本发明的优选实施例的描述中明显。

附图说明

在权利要求中提出了认为是本发明特性的新颖特征。然而，通过在结合附图阅读时参照以下说明性实施例的详细描述，将最好地理解本发明自身以及优选的使用模式、进一步的目标及其优点，其中相同的参考标号指示相同的组件，以及：

图1是根据本发明实施例、并入处理器的处理系统的方块图；

图2是根据本发明实施例的处理器核心的方块图；

图3是根据本发明实施例的加权性能计数器的电路图。

具体实施方式

本发明涉及用于性能计数的电路和方法，其通过使用单个性能计数器同步计数多种事件的事件，提供减少的性能测量误差和等待时间。为了准确地反映每种事件类型与系统或处理器性能的相关性，各事件在计数前被加权，即依赖于哪个(些)事件在单个处理器周期或计数每个事件的其它间隔中计数，计数器被增加的值根据每种事件类型的数量和事件类型自身不同。例如，L1高速缓冲存储器未中(miss)指示与L2高速缓冲存储器未中不同的性能损失(penalty)，并且因此将被不同地加权以在性能计数中产生不同的改变。各事件的总体比率通常随性能是单调的。然而，与其它事件(如完成的指令)成比例的某些事件(如高速缓冲存储器未中)的增加，指示性能的降低。

处理器或其它设备/系统的性能能够从复杂的多项式度量中确定，该多项式度量通过根据它们与性能的相关性按比例缩放(scaling)各事件，使用分开的系数来组合处理器中的每个显著的依赖性能的事件。然而，如上所述，这样的事件计数需要大量计数器或引入了总体测量等待时间和内部事件计数等待时间误差的多路复用方案。因此，复杂多项式度量在由本发明的加权性能计数器支持时，通过对不同事件的性能计数提供不同的影响，提供了改进的性能模式，其具有电路面积和监视需要的功率的减少或对于多路复用方案的等待时间和误差的减少。作为结果的性能信息然后能够作为输入施加到功率管理控制系统，如在题目为“METHOND AND SYSTEM FOR IMPROVINGPROCESSING PERFORMANCE BY USING ACTIVITY FACTORHEADROOM”的美国专利申请11/538,131中描述的那些，在此通过引用将其并入。

现在参照附图，并且特别是参照图1，描绘根据本发明实施例的并入处理器的系统的方块图。该系统包括处理器组8，其可以经由桥17连接到其它处理器组，形成超大规模处理器。处理器组8连接到系统本地存储器19和各种外围设备15、以及两个服务处理器6A和6B。服务处理器6A和6B为处理器组8提供错误监控、启动辅助和测试能力，并且可以有它们自己的到其它处理器组的互连路径，也连接全部处理器12A-D。此外，服务处理器6A和6B之一或两者可以根据本发明的实施例执行性能和功率测量/管理，并且可以执行这样与从一个或更多加权性能计数器读出的性能计数一致的控制。

在处理器组8内是多个处理器12A-D，每个通常制造在单个单元中，并且包括多个耦合到L2高速缓冲存储器14和存储器控制器16的处理器核心10A和10B。核心10A和10B提供用于通用处理功能的指令执行和对数据值的操作。为每个处理器12A-12D提供分开的L3高速缓冲存储器18A-D。桥17以及该系统内的其它桥通过宽总线提供与其它处理器组的通信，并且总线11提供处理器12A-D、桥17、外围设备15、L3高速缓冲存储器18A-D以及系统本地存储器19的连接。其它全局系统存储器可以外部耦合到桥17，用于由全部处理器组对称访问。

现在参照图2，描绘了具有与处理器核心10A和10B相同的特征的处理器核心10的细节。总线接口单元33将处理器核心10连接到其它处理器和外围设备，并且将用于存储数据值的L1 Dcache 32、用于存储程序指令的L1Icache 30和高速缓冲存储器接口单元31连接到外部存储器、处理器和其它设备。L1 Icache 30结合指令提取单元IFU26提供指令流的加载，该指令提取单元IFU26预提取各指令并且可以包括推理加载和分支预测能力。指令定序单元(ISU)22控制各指令的定序，各指令被发出到各种内部单元，如用于执行一般操作的定点单元(FXU)24、以及用于执行浮点操作的浮点单元(FPU)25。全局完成表格(GCT)23经由标签跟踪由ISU22发出的指令，直到由该指令定为目标的特定执行单元指示指令已经完成执行。

定点单元24和浮点单元25耦合到各种资源，如通用寄存器(GPR)28A、浮点寄存器(FPR)28B、条件寄存器(CR)28C、重命名缓冲器28D、计数寄存器/链接寄存器(CTR/LR)28E以及异常寄存器(XER)28F。GPR 28A和FPR 28B为由加载存储单元(LSU)29从L1 Dcache22加载和存储的数据值提供数据值存储。CR28C存储条件分支信息，以及重命名缓冲器28D(其可以包括几个与各种内部执行单元相关联的重命名单元)为各执行单元提供操作数和结果存储。XER28F存储分支和定点异常信息，以及CTR/LR28E存储用于程序分支执行的分支链接信息和计数信息。控制逻辑21耦合到处理器核心10内的各种执行单元和资源，并且用于提供对各执行单元和各资源的普遍控制。SCOM/XSCOM接口单元35提供到外部服务处理器34A-B的连接。

处理器核心10还包括性能监视单元36，其收集由普通性能计数器组37和根据本发明实施例的加权性能计数器40A和40B提供的性能计数值。性能计数器37用于计数另外的没有由加权性能计数器40A和40B计数的事件。多项式性能度量能够通过性能监视单元36计算，或者性能监视单元36能够将计数值的指示从性能计数器37和加权性能计数器40A和40B提供到外部软件，如在图1的处理系统中的一个或更多处理器12A-12D内执行的管理程序，或者由服务处理器6A或6B之一执行的服务处理器程序。性能测量单元36和性能计数器37以及加权性能计数器40A和40B，还可以被置于处理器核心10的外部。例如，图1的处理器12A-12D每个可以包括性能测量单元，具有从核心10A和10B、存储器控制器16和L2高速缓冲存储器14的每个提供的事件信号。

性能计数器37和加权性能计数器40A和40B接收各输入，该输入发信号通知处理器核心10内的各种事件的发生。在示例性实施例中，加权性能计数器40A显示为从各种功能处理块(如ISU22、IFU26、FPU25和高速缓冲存储器接口单元31)接收各事件。加权性能计数器40B接收从LSU29输入的事件总线。性能计数器37将通常包括计数处理器周期的计数器，使得能够进行全部事件计数相对于处理器周期数的评估。示例性事件监视方案图示为双计数器加权事件计数方案，其中依赖于存储器等待时间的各事件由加权性能计数器40B计数，同时加权性能计数器40A计数依赖于处理器时钟频率的事件。因为大多数功率管理方案调整处理器时钟频率和电压，而存储器等待时间保持不变，所以当处理器时钟频率被改变时处理器时钟周期中的存储器等待时间改变。使用用于依赖于存储器等待时间的事件和依赖于处理器时钟频率的事件的分开的加权性能计数器40A和40B，提供了用于独立评估处理器频率改变对两种不同类型事件的影响的机制。示例性实施例跟踪存储器分级结构中每个等级的处理器周期的数量、指令完成数量以及未中率。从作为结果的计数中，能够识别依赖于处理器频率的存储器等待时间，并且性能相对处理器频率的估计确定为每秒的指令或其它性能品质因素(figure ofmerit)。然后功率管理算法能够使用估计的性能相对频率的结果实时地(on-the-fly)作出功率管理决定。

在描绘的实施例中，性能监视单元36具有耦合到总线接口单元33和SCOM接口35的输出，使得来自加权性能计数器40A-40B和性能计数器37的作为结果的性能测量，能够由服务处理器6A、6B之一或耦合到总线11的另一个处理器读取。可替代地，程序可读的寄存器可以从性能监视单元36提供。加权性能计数器40A-40B具有进一步可选地耦合到总线接口单元33和SCOM接口35之一或两者的输入，使得用以确定每种事件类型对性能计数的贡献的权重可以由程序控制调整。该调整可以基于由性能监视提供的进行中的结果动态地进行，可以设置与正在执行的工作负荷的类型的确定一致，或者可以被提供用于用在性能评估的固定值的进一步细化。

现在参照图3，图示了根据本发明实施例的加权性能计数器40的细节，该加权性能计数器40可以用于实现图2的性能计数器40A和40B。组合逻辑单元42组合从处理器10内的各功能单元接收的事件信号组，或根据测量其性能的电路或系统的类型的其它事件信号。作为结果的输出数组合各事件，该输出数可以是包括用于每个事件的字段的二进制数，或可以包括如下面将进一步详细描述的减少输出数的位宽度的字段。组合的事件结果提供给选择器45的控制输入，该选择器45选择性地将权重组{W₀’、W₁’...W_N’}施加到加法器46的输入，该加法器46将组合的权重与性能计数锁存器47的当前值相加。例如，如果事件0在给定的处理器周期中发生而事件1没有，那么将权重W₀加到计数，而不加W₁。加法器46具有足够宽度的足够输入来将{W₀’、W₁’...W_N’}的每个加到性能计数锁存器47的当前值，并且选择器45根据提供为组合逻辑单元42的组合输出的控制信号，在零值输入和每个权重输入{W₀’、W₁’...W_N’}之间选择。

权重{W₀’、W₁’...W_N’}由按比例缩放权重寄存器组43中编程的值的权重映射程序(mapper)44确定，该权重寄存器组43可以如上述由程序控制设置。为了保持性能计数方案的分辨率，加到每个事件计数的值必须被按比例缩放，使得各权重之间的差真实地代表性能和事件的出现率之间的相关性的差。例如，如果事件权重被设为值1，并且另一个事件具有相对的性能相关性1.5，那么用于其它事件的相对权重不能由定点加法准确地表示。因此，权重{W₀’、W₁’...W_N’}的范围应足够大以表示各事件与性能的相对相关性中的微小差。然而，即使小的权重范围(如0-3(2位))也将提供对系统的误差减少，该系统计数减少的事件数，其中各事件统一计数或以多路方式计数，使得不同时收集对多项式性能度量的单独贡献。

组合逻辑单元42可以减小输出选择信号的位宽度，并且因此减小选择器45的复杂性和大小以及实现加权性能计数器40需要的权重数。一个减少由具有相同权重的互斥事件提供。相同权重互斥事件输入能够由逻辑或操作组合，因为来自该组事件的结果权重将一直是零或单一权重值。另一种可以减小输出选择信号的位宽度的方式可以是，将不是互斥的、具有相同权重的事件相加，使得对应于相同权重事件的字段是表示事件数的二进制数。对于该类型的字段，选择器45接收权重值的选择并确定权重值，该权重值足够为加法器46提供表示权重值与组合在单个字段中的相同权重事件数的乘积的数。

尽管已经参照其优选实施例具体示出和描述了本发明，但本领域技术人员将理解的是：在此可以进行前述或其它形式和细节的改变，而不偏离本发明的精神和范围。

Claims (20)

1.一种确定处理器性能水平的方法，包括：

从所述处理器内的各功能单元接收多个对应于所述处理器内的不同事件的事件信号；

依照所述多个事件信号的总数更新性能计数器，其中所述更新将不同的权重分配给所述多个事件信号的至少两个，由此减少了对应于所述各事件的性能度量的累加之间的等待时间，并且所述各事件还根据它们与所述处理器的性能的相关性分别地加权；以及

在周期性的间隔读取所述性能计数器，以获得性能计数。

2.如权利要求1所述的方法，其中所说接收和更新在所述处理器的每个时钟周期执行。

3.如权利要求1所述的方法，还包括依据输入到所述处理器的各值调整所述各权重。

4.如权利要求1所述的方法，还包括：

编码所述多个接收的事件信号，以提供组合值；以及

将所述权重施加到所述组合值，以提供更新值，并且其中所述更新将所述更新值加到所述性能计数的当前值，以获得下一性能计数。

5.如权利要求1所述的方法，其中所述编码合并对应于各相等的所述权重的所述事件。

6.如权利要求1所述的方法，其中所述编码根据所述组合值的字段内的代码，编码互斥事件。

7.如权利要求1所述的方法，还包括：

依据所述性能计数为所述处理器确定功率管理图；以及

依据所述确定的结果调整所述处理器的操作参数。

8.一种处理器，包括：

多个功能单元，每个具有多个事件信号的至少一个输出事件信号，该事件信号用于指示在所述处理器内的多个事件的发生；以及

具有输入的加权性能计数器，用于接收所述多个事件信号，并根据所述多个事件信号的状态更新性能计数，其中所述性能计数中的变化根据所述多个事件的至少两个被不同地加权。

9.如权利要求8所述的处理器，其中所述加权性能计数器包括：

组合逻辑，用于接收所述多个事件信号，并且提供表示所述多个事件的哪个已经在所述处理器的当前周期中发生的组合值；

加权逻辑，用于使不同的权重符合已经在所述处理器的所述当前周期中出现的所述权重；以及

加法器-累加器，用于累加所述加权逻辑的输出以提供所述性能计数。

10.如权利要求9所述的处理器，其中所述加权逻辑包括可编程的寄存器，通过该寄存器在程序控制下可以替换所述不同的权重。

11.如权利要求9所述的处理器，其中所述组合逻辑合并对应于各相等的所述权重的各事件信号。

12.如权利要求9所述的处理器，其中所述组合逻辑编码所述组合值的字段中的所述事件信号的各互斥的事件信号。

13.如权利要求8所述的处理器，还包括响应所述加权性能计数器的功率管理控制单元，由此依据所述性能计数调整所述处理器的操作参数。

14.如权利要求8所述的处理器，其中所述处理器执行程序指令，其读取所述加权性能计数器，并且依据所述性能计数调整所述处理器的运行参数。

15.如权利要求8所述的处理器，其中所述加权性能计数器在所述处理器的每个时钟周期更新。

16.一种处理器，包括：

多个功能单元，以及

用于根据发生在所述多个功能单元的事件、并且还根据施加到所述事件的至少两个不同事件的不同的权重，更新性能度量的装置。

17.如权利要求16所述的处理器，还包括用于减少对应于从所述功能单元提供的事件信号总数的数据位宽度的装置。

18.如权利要求16所述的处理器，其中所述用于更新的装置，在所述处理器的每个时钟周期更新所述性能度量。

19.一种加权性能计数器电路，包括：

多个事件输入，用于接收对应于各事件的事件信号的输入，该各事件对正被测量的性能度量有不同影响。

耦合到所述事件输入的状态编码器，用于产生对应于所述事件信号的状态组合的组合值；

加权逻辑，用于根据所述组合值施加多个不同的权重，以提供加权的总的性能结果；以及

加法器-累加器，用于在规则的间隔累加所述加权的总的性能结果，由此维持加权性能计数。

20.如权利要求19所述的加权性能计数器，还包括可编程的权重寄存器，用于存储所述多个不同的权重，并且其中所述可编程的权重寄存器具有输入，用于响应于编程控制调整所述不同的权重。

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