CN101184030A - 基于fpga的以太网接口驱动装置 - Google Patents
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Abstract
一种基于FPGA的以太网接口驱动装置，包括以太帧生成模块，用于产生以太帧数据，并完成IP数据包和以太帧的封装，将CRC循环校验码放置在数据的最后；CRC循环校验模块，用于将传过来的数据进行CRC校验并输出校验码；以太帧输出模块，用于将输入的数据加上IP报头和以太帧前端并输出；以太帧前端控制模块，用于对IP数据包加上以太帧前端并按照时序输出；输出端口选择模块，用于控制以太帧和IP报头的顺序；IP数据报控制模块，用于将输入的数据缓存设定的时钟后输出；IP数据报输出模块，用于将输入的UDP数据报按照TCP/IP协议加上IP报头，按照时序输出。本发明能够降低成本、具有很强的通用性、灵活性和实用性。
Description
技术领域
本发明涉及以太网接口驱动程序，尤其是一种基于FPGA(现场可编程门阵列)技术的以太网接口驱动装置。
背景技术
随着信息化和网络技术的发展，以太网技术被用于工业控制和信息化生活的各个方面，极大的提高了我们的生活水平。以太网接口是连接以太网的关键，而FPGA具有极好的灵活性。采用FPGA设计以太网接口，它不但可以简化系统而且还可以降低成本。
对FPGA在以太网接口控制中的使用进行研究与实践，并且开发出具有自主知识产权的IP控制核，无疑会使我国逐渐摆脱对国外类似核心控制芯片的依赖，具有良好的经济核社会效益。
1982年12月IEEE802.3标准的出现，标志着以太网技术标准的起步，同时也标志着符合国际标准、具有高度互通性的以太网产品的面世。IEEE802.3标准规定以太网是以10Mbps的速度运行，采用载波侦听多路访问/冲突检测(简称为CSMA/MD)介质存取控制(简称为MAC)协议在共享介质上传输数据的技术。
以太网从出现至今，仅仅经过不到20年的发展时间，其运行速度却提高了两个数量级，从10Mbps到100Mbps到了1000Mbps，乃至最近出现的10Gbps的以太网原型，这是一个非常令人心动的变革。而以太网低廉的端口价格和优越的性能，使得以太网在不到20年的发展时间里，占据了整个局域网市场的85％左右，从而使得CSMA/MD协议在局域网协议中居于统治地位，成了局域网协议的事实标准，也使得以太网成了局域网的代名词。事实上，以太网提高的两个数量级的这个速度是其在介质上传输数据的实际速度，并不是以太网传输有用数据的速度。无论是以太网、快速以太网，还是高速以太网，MAC层协议采用相同的CSMA/MD协议，也采用相同的以太网802.3的帧结构传输数据。以太网这种采用相同的协议和传输帧结构，使得以太网在对已有投资的保护基础上，完成对网络性能的升级。802.3标准中规定的以太网帧是由64位前同步信号、96位地址、16位类型/长度字段、46-1500字节的数据和32位校验等几部分组成，并且CSMA/MD还规定，在连续传输两个以太网帧时，必须等待至少96位的帧间隙时间，如果在这段时间信道内一直没有数据，就说明此时信道空闲，才允许此站点发送下一个以太网帧。可以看出，在一个以太网帧中，只有46-1500字节的数据才是有效数据，其它的字节均是消耗。因此，以太网的连续发送数据的情况下，每发送一个以太网帧就总共至少要消耗掉304位的额外开销。因此，10Mbps/100Mbps/1Gbps仅是在介质上传输数据的实际速度，通常将这个速度称为端口线速度，或称为信道带宽；而其传输有用数据的速度，无论是从理论上还是在实际中是都要小于端口线速度，通常将这个速度称为端口吞吐量。
以太网驱动的设计大多是使用芯片控制的，现在比较常用的方法有：
(1)利用RTL8019AS芯片和单片机。
RTL8019AS是一个高度集成的以太网控制器，它提供了一种简单的解决方案以实现具备全双工和掉电模式特性的即插即用NE2000兼容的以太网适配器。由于具备3种等级掉电模式控制特性，所以对于GREEN PC系统RTL8019AS是网络设备的理想选择。全双工功能使得RTL8019AS能够同时收发全双工以太网交换机双绞线链路上的数据。这个特性不仅使得信道带宽从10Mbps增加到20Mbps，而且避免了由于基于以太网CSMA/CD协议的信道竞争特性引起的性能恶化[3]。设计人员利用单片机编写控制模块来实现对该芯片输入输出的协调控制。由于该芯片功能比较强大，如： 适用于IEEE802.3协议、10Base5、10Base2、10BaseT；支持8位、16位数据总线，8个中断申请线以及16个工/O基地址选择；全双工，收发可同时达到10Mbps的速率，具有休眠模式，可以降低功耗；内置16KB的SRAM用于收发缓存。所以大多数设计者都对该芯片情有独钟。
(2)利用IIM7010模块与TMS320VC33。
TMS320VC33是TI的第一代浮点DSP芯片，作为数字中频接收机的主控制器。XC2S100EPQ208为XILINX公司推出的SPARTAN-IIE系列FPGA中的一款，在接收机中主要控制AD采集，实现解调，为IIM7010提供相应的控制信号。IIM7010的读写信号，片选信号，W3100A的复位信号等都是由FPGA给出。
数字中频接收机与外部设备进行以太网通信采用客户/服务器模式，接收机作为服务器，采用TCP协议。DSP控制程序采用C语言编写。通过设计DSP，FPGA与IIM7010模块的接口电路和驱动程序，实现数字中频接收机的以太网通信。
(3)利用CS8900A和TMS320VC32
该芯片是Cirrus Logic公司生产的一种局域网信号处理芯片，内部继承了片上RAM，其模拟前端包括曼彻斯特编解码器，始终恢复电路，10BASE2T收发器和滤波器及一个AUI接口。CS8900A的MAC引擎负责以太网数据帧的发送和接收，检测和处理冲突，生成和检测帧引导头，自动生成和校验CRC码。CS8900A的20位地址线和TMS320VC32地址线低20位相连；通过一片CPLD扩展TMS320VC32的外部控制功能，控制CS8900A的中断请求，复位和读写操作[2]。
以上三种是较为常用的以太网接口驱动设计的方案。但是由于芯片本身的成本问题，对于一些特殊环境来说它的成本还是偏贵了一些，并且由于TCP/IP协议本身的复杂性和繁琐性，利用芯片来完成以太网接口驱动的设计就不太让人满意。
发明内容
为了克服已有以太网接口驱动装置的成本高、通用性差、灵活性低、实用性差的不足，本发明提供一种能够降低成本、具有很强的通用性、灵活性和实用性的基于FPGA的以太网接口驱动装置。
本发明解决其技术问题所采用的技术方案是：
一种基于FPGA的以太网接口驱动装置，包括：以太帧生成模块，用于产生以太帧数据，并完成IP数据包和以太帧的封装，将CRC循环校验码放置在数据的最后；CRC循环校验模块，用于将传过来的数据进行CRC校验，并输出CRC循环校验码；以太帧输出模块，用于将输入的数据加上IP报头和以太帧前端并输出；以太帧前端控制模块，用于将UDP格式的数据包输入到FPGA芯片的RAM中并且从中获取长度信息，并且根据TCP/IP协议中对IP报头的要求依次产生数据，生成IP报头，对IP数据包进行处理，加上以太帧前端，并按照时序输出；输出端口选择模块，用于控制以太帧和IP报头的顺序；IP数据报控制模块，用于将输入的数据缓存设定的时钟后输出；IP数据报输出模块，用于将输入的UDP数据报按照TCP/IP协议加上IP报头，然后按照时序输出。
作为优选的一种方案：所述的以太网接口驱动装置还包括：IP报头控制模块，用于获取UDP报中的长度数据，并计算头标校验和；IPRAM控制模块，用于将输入的数据放入RAM里，并在恰当的时机输出UDP报中的数据长度；IP数据报数据输出端口模块，用于调节IP报头和数据的时序。
进一步，所述的CRC循环校验模块为八位并行CRC-32循环校验模块，CRC校验码的生成多项式是：
g(x)＝x32+x26+x23+x22+x16+x12+x11+x10+x8+x7+x5+x4+x2+x+1；CRC32校验产生器预先将移位寄存器值置为全1；八位并行CRC-32循环校验模块输出一个32位的校验码。
本发明的技术构思为：通过FPGA来实现现有技术中的芯片的大部分功能。基于FPGA的设计技术是发展迅速的一项技术。使用FPGA设计以太网接口驱动可以充分利用FPGA所具有的可编程、控制逻辑实现方式灵活的特点，使设计出的以太网接口控制具有很强的通用性、灵活性和使用性。设计者能够根据协议的要求自行更改设计内容，在价格便宜的前提下使得功能更符合使用场合。
在网络中本发明选用IP协议，以下简述一下IP协议的内容：
互联网把它的基本传输单元称为IP数据报(datagram)，有时成为Internet数据报。
IP数据报符合典型数据分组的一般格式，分为报头(或称首部)和数据区两部分。
(1)版本和协议类型
IP数据报中的第一个域为版本(VERS)域，长度为4比特。表示数据报所对应的IP协议版本号。不同的IP协议版本，其数据报格式有所不同。当前的IP协议版本好为“4”。
IP数据报中的协议(PROTOCOL)域表示创建该数据报数据区数据的高级协议的类型比如TCP(6)，UDP(17)，ICMP(1)等。协议类型代码是有一个中央管理机构管理的，在整个Internet范围内保持一致。
(2)长度
IP数据报头含两个长度域：报头长(HLEN)和总长(TOTAL LENGTH)。报头是一个4个比特域，指出32比特(4字节)为单位的报头长度。一个不含选项域和填充域的普通IP数据报其报头长度取值为“5”。总长域知识整个IP数据报的长度，以字节为单位。其中包含报头长以及数据长。由于总长度为16比特，所以IP数据报最长可达到65535个字节。
(3)服务类型与优先权
服务类型规定大队本数据报的处理方式。该域长度为一个字节，分为六个子域。取全“1”。
(4)头校验和
“头校验和”(HEADER CHECKSUM)域用于保证报头数据的完整性，IP协议报头校验和算法很简单：设“头校验和”初值为0，然后对报头数据每16位求异或，结果取反，便得到校验和。在IP数据报中只含报头校验和，而不对数据区校验。
(5)地址
在IP数据报的报头中，两个地址域是“信源地址”(SOURCE ADDRESS)和“信宿地址”(DESTINATION ADDRESS)域。这32比特的域分别表示本IP数据报最初发送者和最终接收者的地址，在整个数据报传输过程中，无论经过什么路径，无论如何分片，此两域均保持不变。
为了简化本程序，所以IP数据报的分片和片偏移部分皆为“0”，即不对UDP数据报进行分片处理。对IP数据报的处理主要集中在获取长度信息和计算校验和上，由于长度信息的可变性所以对于每个不同的UDP数据报，其IP数据报报头都是不相同的。程序需要对传输过来的UDP数据报报头进行判断和处理，从中获取出整个数据的长度信息并进行合适的处理，得出IP数据报的长度值，并用这个值去计算校验和。
基于FPGA的以太网端口驱动的设计和应用，主要包括TCP/IP协议中IP数据包的设计和以太帧结构的设计，实现对UDP数据包的合适处理，使其能够在特定情况下在以太网中传输。基于FPGA的设计能够最终做到软件的仿真和硬件调试。在输出端能够看到符合以太网传输协议的帧结构的产生。由于应用环境的特殊性和自身水平的限制，本发明现在所设计的以太帧发射过程中去除了CSMA/CD的过程，这大大减少的工作量，也便于利用FPGA来完成这项工作。
将UDP格式的数据包输入到FPGA芯片的RAM中并且从中获取长度信息，并且根据TCP/IP协议中对IP报头的要求依次产生合理的数据，生成合适的IP报头，放在UDP数据包的开始形成IP数据包格式。然后将IP数据包缓存几个时钟用来产生正确的以太帧前端，同时将IP数据包输入至CRC循环校验码程序，当数据传输完毕后产生的CRC循环校验码放置于数据包的最后，同时在IP数据包前端产生以太帧前端数据，通过如此处理的数据串就形成合适以太网传输的以太帧格式。整个发明都是在FPGA芯片上进行程序的编写并且下载到FPGA芯片上进行硬件的调试来实现的。
实现过程：数据经过IP的处理后已经成为IP数据包，然后将IP数据包缓存数个时钟，同时输出以太帧的前端数据，包括前端，目的地址，源地址和长度数据。特别是长度需要从原来的数据中获取之。将此数据放在IP数据包的前端合适时间输出。
本发明的有益效果主要表现在：1、能够降低成本；2、具有很强的通用性、灵活性和实用性。
附图说明
图1是UDP伪首部格式图。
图2是以太帧结构。
图3是IP数据报结构。
图错误！文档中没有指定样式的文字。是基于FPGA的以太网接口驱动装置的总体结构图。
图5是基于FPGA的以太网接口驱动装置的总体功能结构图。
图6是程序流程图。
图7是以太帧功能实现。
图8是辅助程序功能图。
具体实施方式
下面结合附图对本发明作进一步描述。
参照图1～图8，一种基于FPGA的以太网接口驱动装置，包括：以太帧生成模块，用于产生以太帧数据，并完成IP数据包和以太帧的封装，将CRC循环校验码放置在数据的最后；CRC循环校验模块，用于将传过来的数据进行CRC校验，并输出CRC循环校验码；以太帧输出模块，用于将输入的数据加上IP报头和以太帧前端并输出；以太帧前端控制模块，用于将UDP格式的数据包输入到FPGA芯片的RAM中并且从中获取长度信息，并且根据TCP/IP协议中对IP报头的要求依次产生数据，生成IP报头，对IP数据包进行处理，加上以太帧前端，并按照时序输出；输出端口选择模块，用于控制以太帧和IP报头的顺序；IP数据报控制模块，用于将输入的数据缓存设定的时钟后输出；IP数据报输出模块，用于将输入的UDP数据报按照TCP/IP协议加上IP报头，然后按照时序输出。
所述的以太网接口驱动装置还包括：IP报头控制模块，用于获取UDP报中的长度数据，并计算头标校验和；IPRAM控制模块，用于将输入的数据放入RAM里，并在恰当的时机输出UDP报中的数据长度；IP数据报数据输出端口模块，用于调节IP报头和数据的时序。
所述的CRC循环校验模块为八位并行CRC-32循环校验模块，CRC校验码的生成多项式是：
g(x)＝x32+x26+x23+x22+x16+x12+x11+x10+x8+x7+x5+x4+x2+x+1；CRC32校验产生器预先将移位寄存器值置为全1；八位并行CRC-32循环校验模块输出一个32位的校验码。
本实施例将UDP格式的数据包输入到FPGA芯片的RAM中并且从中获取长度信息，并且根据TCP/IP协议中对IP报头的要求依次产生合理的数据，生成合适的IP报头，放在UDP数据包的开始形成IP数据包格式。然后将IP数据包缓存几个时钟用来产生正确的以太帧前端，同时将IP数据包输入至CRC循环校验码程序，当数据传输完毕后产生的CRC循环校验码放置于数据包的最后，同时在IP数据包前端产生以太帧前端数据，通过如此处理的数据串就形成合适以太网传输的以太帧格式。整个发明都是在FPGA芯片上进行程序的编写并且下载到FPGA芯片上进行硬件的调试来实现的。
实现过程：数据经过IP的处理后已经成为IP数据包，然后将IP数据包缓存数个时钟，同时输出以太帧的前端数据，包括前端，目的地址，源地址和长度数据。特别是长度需要从原来的数据中获取之。将此数据放在IP数据包的前端合适时间输出。
整个程序以ethernet为顶层文件，包括四个模块：ethfirst1，ethout1，num和crc。crc的作用是产生CRC循环校验码，ethfirst1的作用是生成以太帧，它又包括四个模块：ip，ethc，ipcome和ethout.ethc的作用是产生以太帧前端结构，特别是取得IP数据的长度。ip的作用是产生IP数据包，主要是对IP包头进行处理，它包括三个模块：dac.ipramcontrol和ipout。dac的作用是从ROM中读取一些固定的数据，并且从UDP中取得长度信息，放在IP报头规定的位置，同时进行计算，取得头标校验和。ipramcontrol的作用是控制输入的数据，在合适的时机读取数据。并按照顺序将输入数据依次输出，便于处理。具体设计框图见附图。
以太帧生成模块ethernet.v，这是整个程序的顶层文件，它包括四个模块，分别是：，crc.v，num.v，ethout1.v和ethfirst1.v。它的作用是将各个模块的功能综合在一起产生以太帧数据。数据经过ethfirst1.v的处理后已经完成了IP数据包和以太帧的封装。然后将从ethfirst1.v传来的数据(通过ipdata端口)进行CRC循环检验(crc.v)，然后加在数据的最后，利用num.v来计数，并在合适的时间加载在数据的最后，用ethout1.v来选择输出。完成整个程序的功能。
CRC循环校验模块crc.v，八位并行CRC-32循环校验模块，它的作用是将传输过来的数据进行CRC校验，并输出校验结果。本发明选择的CRC校验码的生成多项式是g(x)＝x32+x26+x23+x22+x16+x12+x11+x10+x8+x7+x5+x4+x2+x+1.CRC-32校验产生器会在初始状态的时候预先将移位寄存器值置为全1，如果没有这样的预设置，就不能正确地保护数据包开始为0的数据位。此程序将从data端口输入的数据进行八位并行运算并得出一个32位的校验码。
计数模块num.v：对long端口的长度数据进行计数，当计到相应长度时输出一个高电平。
输出端口选择模块ethout1.v：当num.v给出高电平时输出CRC校验数据，否则输出ethfirst.v的数据。
以太帧输出模块ethfirset1.v：将输入的数据加上IP报头和以太帧前端并输出。它包括四个模块，分别是：ethc.v，ethout.v，ipcome.v和ip.v。它的作用是将各个模块综合在一起。
以太帧前端控制模块ethc.v：对IP数据包进行处理，加上以太帧前端，并按照时序输出。主要是获取IP包长度。
输出端口选择模块ethout.v是控制以太帧和IP报头的顺序。
IP数据报控制模块ipcome.v：简单的缓存程序，将输入的数据缓存7个时钟后输出以保证时序的准确性。
IP数据报输出模块ip.v：将输入的UDP数据报按照TCP/IP协议加上IP报头，然后按照时序输出。它包括三个模块分别是：dac.v，ipramcontrol.v和ipout.v。它的作用是将各个模块综合在一起。IP功能实现过程：将数据放至32位的RAM中保存，同时从已经写好的ROM中提取IP报头中固定的数据，在第5和第6个时钟从RAM中先读取UDP的长度，并经过处理后放在IP报头长度的位置。将原有数据和IP长度数据综合计算得出头标校验和的值。然后完整的输出IP报头，RAM中的数据在32个时钟后按照顺序输出。
IP报头控制程序dac.v：输出符合IP报头的数据串。主要包括获取UDP报中的长度数据，并计算“头标校验和”。
IPRAM控制模块ipramcontrol.v：将输入的数据放入一个32字节的RAM里，并在恰当的时机输出UDP报中的数据长度。
IP数据报数据输出端口模块ipout.v：调节IP报头和数据的时序。
本实施例编写的程序要通过“可编程通信系统教学实验箱”进行硬件调试，此试验箱的主要芯片为FPGA芯片EP1K30TC144-3。利用逻辑分析仪来观察输出数据的准确性。为了便于观察，本发明设计了几个特别的模块来辅助。
8分频器divide8.v将8位并行的数据串行输出，设计分频器用于时钟处理。设计32分频器divide32.v是由于试验箱的时钟过高，不便观察，将其分频后能产生合适的时钟信号。
数据产生器data.v产生输入数据，当总体复位信号reset信号来时，开始产生数据，每128个时钟变换一次，分别是0F和00。并串转换器将8位并行的数据串行输出。
将编写的程序写入EP1K30TC144-3芯片中进行调试。利用逻辑分析仪来进行观察。将输出结果与仿真结果相比较，结果完全相同.可知此程序能够适用于该芯片.并输出适合以太网传输的以太帧。
Claims (3)
1.一种基于FPGA的以太网接口驱动装置，其特征在于：所述的以太网接口驱动装置包括：
以太帧生成模块，用于产生以太帧数据，并完成IP数据包和以太帧的封装，将CRC循环校验码放置在数据的最后；
CRC循环校验模块，用于将传过来的数据进行CRC校验，并输出CRC循环校验码；
以太帧输出模块，用于将输入的数据加上IP报头和以太帧前端并输出；以太帧前端控制模块，用于将UDP格式的数据包输入到FPGA芯片的RAM中并且从中获取长度信息，并且根据TCP/IP协议中对IP报头的要求依次产生数据，生成IP报头，对IP数据包进行处理，加上以太帧前端，并按照时序输出；输出端口选择模块，用于控制以太帧和IP报头的顺序；
IP数据报控制模块，用于将输入的数据缓存设定的时钟后输出；
IP数据报输出模块，用于将输入的UDP数据报按照TCP/IP协议加上IP报头，然后按照时序输出。
2.如权利要求1所述的基于FPGA的以太网接口驱动装置，其特征在于：所述的以太网接口驱动装置还包括：
IP报头控制模块，用于获取UDP报中的长度数据，并计算头标校验和；IPRAM控制模块，用于将输入的数据放入RAM里，并在恰当的时机输出UDP报中的数据长度；
IP数据报数据输出端口模块，用于调节IP报头和数据的时序。
3.如权利要求1或2所述的基于FPGA的以太网接口驱动装置，其特征在于：所述的CRC循环校验模块为八位并行CRC-32循环校验模块，CRC校验码的生成多项
式是：
g(x)＝x32+x26+x23+x22+x16+x12+x11+x10+x8+x7+x5+x4+x2+x+1；CRC32校验产生器预先将移位寄存器值置为全1；八位并行CRC-32循环校验模块输出一个32位的校验码。
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