CN101183671B - 图像传感器及其制造方法、传感器像素阵列的互连布图 - Google Patents
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Abstract
本发明公开了一种互连布图，一种包括该互连布图的图像传感器和制造该图像传感器的方法，该图像传感器分别使用在有效像素区内的第一电有效物理互连布图图案和在暗像素区内的第二电有效物理互连布图图案，第二电有效物理互连布图图案在空间上与所述第一电有效物理互连布图图案不同。所述第二电有效物理互连图案包括至少一夹置于光屏蔽层和在其下对准的光传感器区之间的电有效互连层，因而通常提供较高的布线密度。在所述第二布局图案内较高的布线密度提供了可以用提高的制造效率和减少的金属化层来制造图像传感器。
Description
技术领域
本发明总体涉及图像传感器内的像素。更具体地，本发明涉及图像传感器内的像素内的互连图案。
背景技术
包括互补金属氧化物半导体(CMOS)图像传感器和电荷耦合装置(CCD)图像传感器的半导体图像传感器变得日益普及。通常，半导体图像传感器用作在各种类型的消费和工业品内的图像元件。图像传感器的非限制性的应用实例包括扫描仪、影印机、数码相机和视频通信装置。CMOS图像传感器与迄今为止的其它类型的半导体出现传感器相比提供的优点是CMOS图像传感器通常制造较为便宜。CMOS图像传感器还通常消耗较小的功率。
图像传感器典型地包括像素阵列，其又包括位于半导体衬底内的光传感器阵列。光传感器经常是光电二极管。在光传感器上方对齐的是用于捕捉表达希望成像的物的入射光的透镜结构(或透镜层)。插入在光传感器阵列和透镜结构阵列之间的是隔离体层和允许入射光的色辨别和聚焦的滤色器层。
除了有效像素(即在图像应用中被有效地使用的像素)之外，图像传感器还典型地包括暗像素(即光线被排除在外的像素)。从暗像素的电输出典型地用于确定像素的背景响应，出于图像传感器内的有效像素输出的电修正的目的。
图像传感器内像素的尺寸一定会持续地减小，并且在图像传感器内这样减小的像素尺寸可以导致需要更高效的图像传感器结构及其制造方法。涉及包括暗像素修正的传感器。因而，希望对于暗像素修正有效提供图像传感器及其制造方法。
发明内容
本发明包括一种传感器阵列的互连布线图案，包括该互连布线图案的传感器阵列以及制造传感器阵列的方法。在互连图案、传感器阵列及其制造方法中，第一电有效互连布线图案用在有效像素区内，而在空间上不同于第一电有效互连布线图案的第二电有效互连布线图案用在暗像素区内。
第二电有效互连图案包括至少一互连层，该互连层如果包括在第一电有效互连图案内则将在一光路内。
在本发明和实施例中，“电有效”互连布线图案旨在排除在暗像素区内在光屏蔽层内使用的布线图案部分。“电有效”互连布线图案因而还通常旨在主要包括在电信号检测和传播中被有效使用的布线图案部分。
在本发明和实施例中，对于在有效像素区内使用的第一电有效布线图案与在暗像素区内使用的第二电有效布线图案的对比的“空间上不同”旨在指示在第一电有效布线图案和第二电有效布线图案内布线层的不同的几何布置。该不同的几何布置可以包括，但不局限于布线层的密度、布线层的隔离距离和布线层的具体空间位置。
一种根据本发明的传感器的互连布图(即布线图案)包括位于多个有效像素内的第一电有效物理互连图案。互连布图还包括位于多个暗像素区内的空间上与第一电有效物理互连图案不同的第二电有效物理互连图案。第二电有效物理互连图案包括至少一未包括在第一电有效物理互连图案内的互连层，该互连层如果包括在第一电有效物理互连图案内则在空间上位于一光路内。
一种根据本发明的图像传感器包括位于衬底内的多个光传感器区。图像传感器还包括位于衬底上方的多层互连层，该衬底包括多个光传感器区。该多层互连层包括在多个有效像素区内的第一电有效图案和在多个暗像素区内的在空间上与第一电有效图案不同的第二电有效图案。在图像传感器内，第二电有效图案包括至少一未包括在第一电有效互连图案内的互连层，该互连层如果包括在第一电有效互连图案内则在空间上位于一光路内。
一种根据本发明的图像传感器的制造方法包括在包括多个光传感器区的衬底上方形成多层互连结构。该方法提供了多个光传感器区，其包括多个暗像素和多个有效像素。该方法还提供了多层互连层，其具有对应于多个有效像素的第一电有效图案和对应于多个暗像素的与多个第一电有效像素图案在空间上不同的第二电有效图案。在该方法内，第二电有效图案包括至少一未包括在第一电有效互连图案内的互连层，该互连层如果包括在第一电有效互连图案内则在空间上位于一光路内。
附图说明
在以下阐述的具体实施方式的上下文中理解本发明的目标、特征和优点。在附图的背景内理解优选实施例的描述，附图形成本公开的实质部分，其中：
图1至图6显示了一系列示意截面图，其示出了根据本发明以实施例的在制造CMOS图像传感器的渐进步骤的结果；以及
图7和图8显示了一对示意平面图，其示出了通常根据图1至图6中所示出的本发明的实施例的有效像素区和暗像素区。
具体实施方式
在下列描述的上下文中将更详细地描述包括用于图像传感器的互连布图(即布线图案)、包括互连布图的图像传感器和该图像传感器的制造方法的本发明的实例。在上述附图的背景内进一步理解所述描述。附图仅是示意性的，这样的附图不一定按比率绘制。
图1至图6显示了一系列示意截面图，其示出了根据本发明以实施例的在制造CMOS图像传感器的渐进步骤的结果。图1具体显示了根据本发明的实施例的在其制造的早期阶段的CMOS图像传感器的示意截面图。
图1显示了半导体衬底10。反掺杂阱11(具有与半导体衬底10不同的导电类型)位于半导体衬底10内。一系列隔离区12也位于半导体衬底10内。半导体衬底10包括第一区R1、横向相邻的第二区R2和进一步横向相邻的第三区R3，第一区R1包括有效像素区，第二区R2包括暗像素区，第三区R3包括电路区。
半导体衬底10可以包括任何一种或几种半导体材料。半导体材料的非限制性的实例包括硅、锗、硅锗合金、碳化硅、碳化硅锗合金和化合物半导体材料。化合物半导体材料的非限制性实例包括砷化镓、砷化铟和磷化铟半导体材料。典型地，半导体衬底10包括具有从1至3mil(1mil＝0.0254毫米)厚度的硅或硅锗合金半导体材料。
在第一区R1和第二区R2内，一系列隔离区12隔离一系列传感器区14。在第三区R3内，隔离区12的系列隔离多个有源区。在电路区内的有源区包括位于其中并在其中制造的第一场效应晶体管T1和第二场效应晶体管T2。由于晶体管T1位于半导体衬底10内并在其中制造并且晶体管T2位于掺杂阱11(具有与半导体衬底10不同的导电类型)内并在其中制造，场效应晶体管T1和T2包括一对CMOS晶体管。
在第一区R1、第二区R2和第三区R3内，隔离区12系列可以包括在半导体制造领域中通常为常规的材料、尺寸和形成方法。
隔离区12可以包括，但不局限于硅局部氧化(LOCOS)隔离区、浅沟槽隔离区(即具有高达约5000埃的深度)和深沟槽隔离区(即具有高达约60000埃的深度)。典型地，所述实施例使用位于浅隔离沟槽内的浅沟槽隔离区。隔离区12(位于浅隔离沟槽或深隔离沟槽之内)可以包括任何一种或几种介电材料。典型地包括硅的氧化物、氮化物和氮氧化物，以及其层叠和组合。不排除其它元素的氧化物、氮化物和氮氧化物。
典型地，可以构成隔离区12的介电材料至少部分使用等厚层(blanketlayer)沉积和平坦化方法形成。可以使用其他方法来形成合适的等厚层，所述方法包括但不限于热或等离子体氧化或氮化方法、化学气相沉积法和物理气相沉积法层。平坦化方法包括但不限于机械平坦化法和化学机械抛光(CMP)平坦化法。化学机械抛光法最为普通。典型地隔离区12至少部分包括具有从约1000至约5000埃厚度的氧化硅材料。
在第一区R1和第二区R2内，各个光传感器区14可以包括在半导体制造领域通常为常规的光传感器。各光传感器区14典型地包括光电二极管，尽管本发明不限于仅使用光电二极管的光传感器区14。如上所述，电荷耦合装置用于光传感器内也是公知的。典型地，当使用恰当的掺杂剂时，光电二极管(如果使用)被掺杂至从约1e16至约1e18掺杂剂原子每立方厘米的浓度。光传感器区14的平面图线宽(在两个方向)典型地是从约6.0至约1.5微米。
在第三区R3内，各场效应晶体管T1和T2包括位于衬底10上的栅极介电质16。栅极18在栅极介电质16上排列布置，尽管这样的排列不一定是本发明的特征。多个隔离体20(在截面图中示为多层但在平面图上旨在作为包围单个栅极18的单层)相邻于栅极介电质16和栅极18的侧壁布置。最后，各第一晶体管T1和第二晶体管T2包括被位于对应的栅极18下面的沟道区分离的一对源极/漏极区22。
各包括第一晶体管T1和第二晶体管T2的前述层和结构可以包括在半导体制造领域中常规的材料并且具有在半导体制造领域中常规的尺寸。各包括第一晶体管T1和第二晶体管T2的层和结构还可以使用在半导体制造领域中常规的方法形成。
栅极介电质16可以包括任何一种或几种栅极介电材料。通常包括但不限于低介电常数栅极介电材料，例如但不限于具有在真空中测量的约4至约20的介电常数的硅的氧化物、氮化物和氮氧化物。还通常包括但不限于具有从约20至至少约100的介电常数的较高介电常数的栅极介电材料。这些较高介电常数的栅极介电材料可以包括但不限于氧化铪、硅酸铪、氧化钛、氧化镧、钛酸锶钡(BST)和锆钛酸铅(PZT)。
前述栅极介电材料可以使用适于其材料成分的方法形成。所述方法的非限制性的实例包括热或等离子体氧化或氮化法、化学气相沉积法(包括原子层化学气相沉积法)和物理气相沉积法(包括溅射法)。典型地，栅极介电层包括具有从约20至约70埃厚度的热氧化硅栅极介电材料。
相似地栅极18可以包括任何一种或几种栅极导体材料。非限制性实例包括金属、金属合金、金属硅化物和金属氮化物，以及掺杂的多晶硅材料(即具有从约1e18至约1e22原子每立方厘米的掺杂剂浓度)和多晶硅硅化物(即掺杂的多晶硅/金属硅化物层叠)材料。栅极导体材料可以使用任何一种或几种方法形成。非限制性的实例包括化学气相沉积法(还包括原子层化学气相沉积法)和物理气相沉积法(包括溅射法)。典型地，各栅极18包括具有从约1000至约1500埃厚度的掺杂的多晶硅材料。
隔离体20典型地包括介电隔离体材料或或介电隔离体材料的叠层，尽管也已知包括导体材料的隔离体层。硅的氧化物、氮化物和氮氧化物通常用作介电隔离体材料。不排除其它元素的氧化物、氮化物和氮氧化物。介电隔离体材料可以使用相似、等同或相同于用于形成栅极介电质16的方法沉积。典型地，隔离体20使用等厚沉积和回蚀刻法形成，其提供隔离体20以特征的指向内的形状。
源极/漏极区22典型地使用两步离子注入法形成。在其形成的场效应晶体管内，源极/漏极区22被注入适合于该场效应晶体管的极性的极性的掺杂剂。两步离子注入法使用具有和不具有隔离体20的栅极18作为掩模。源极/漏极区22内典型的掺杂剂浓度是从约1e15至1e22掺杂剂原子每立方厘米。
在图1中具体示出了对于第一晶体管T1和第二晶体管T2的栅极介电质16、栅极18、隔离体20和源极/漏极22。但是为了清楚起见，参考标号16/18/20/22在后续的截面图内大部分省略，尽管第一晶体管和第二晶体管仍然指称为T1和T2。
图2显示了其截面图如图1所示CMOS图像传感器的进一步的工艺的结果。
图2显示了位于其截面图如图1所示的CMOS图像传感器上的介电/接触柱层23。介电/接触柱层23包括介电层24和多个接触柱25。
介电层24可以包括任何一种或几种介电材料。包括但不限于硅的氧化物、氮化物和氮氧化物。不排除其它元素的氧化物、氮化物和氮氧化物。还包括晶体以及非晶介电材料。还包括：(1)相对较高密度的介电材料，例如使用化学气相沉积法和物理气相沉积法(即通常具有在从约4至约20的范围的较高介电常数)氧化硅、氮化硅和氮氧化硅；以及(2)相对较低密度或多孔的介电材料，例如旋涂玻璃和旋涂聚合物的介电材料(通常具有在从约2.5至约4的范围的较低介电常数)。介电材料可以使用任何一种或几种方法形成。包括热或等离子体氧化或氮化法、化学气相沉积法、物理气相沉积法和旋涂法。典型地，介电层24至少部分包括具有从约3000至约9000埃厚度的氧化硅材料。
接触柱25可以包括任何一种或几种导体材料。包括但不限于金属、金属合金、掺杂的多晶硅和多晶硅硅化物导体材料。例如钨、铝和铜的金属是通常的导体材料。导电柱材料可以使用适合于其材料成分的方法沉积。包括镀覆法、化学气相沉积法和物理气相沉积法。典型地，接触柱25包括钨导电材料，用于对于第一晶体管T1和第二晶体管T2实现最佳电接触和导电。
为了在其示意截面图在图1中示出的半导体结构上制造在图2中示出的介电/接触柱层23，首先在图1所示的半导体结构上形成对于介电层24的等厚前驱体层。随后构图该前驱体介电层从而暴露各第一晶体管T1和第二晶体管T2内的源极/漏极区22。最后，等厚钨层(或作为替代的另一导电材料层)沉积并且位于所得的构图的介电层24上并且被平坦化从而形成接触柱25。平坦化可以使用包括但不限于纯机械平坦化法，以及化学机械抛光平坦化法实现。化学机械抛光平坦化法通常更为通用，但是其不限制本发明。
图3显示了位于其示意截面图在图2中示出的半导体结构上的介电/互连层27。介电/互连层27包括介电层28和多个互连层29和29’。多个互连层29和29’具有包括有效像素的区R1内的空间图案P1(即较低密度的空间图案)，其与包括暗像素的区R2内的空间图案P2(即较高密度的空间图案)不同。空间图案P1不包括相对于包括有效像素的区R1内的光传感器区14的光路内的任何一个互连层29或29’。空间图案P2包括通常在包括暗像素的区R2内的光传感器区14上方中心的互连层29’。因而互连层29’清楚地在相对于包括暗像素的区R2内的光传感器区14的光路内，并且如果互连层29’包括在图案P1内，互连层29’将在相对于包括有效像素的区R1内的光传感器区14之一的光路内。
介电层28可以包括介电材料并且使用相似于在介电层24的上下文中所使用的材料和方法形成。
互连层29和29’可以包括可以构成接触柱25的任何一种或几种导电材料。典型地互连层29和29’包括铜导电材料、尽管本发明并不限于此。典型地，介电/互连层27具有从约1000至约5000埃的厚度。
介电/互连层27可以使用通常相似于用于形成介电/接触柱层23的方法而形成。具体地，形成并且构图对于介电层28的前驱体层从而形成介电层28。随后等厚互连导电层形成并且位于介电层28上并且被平坦化从而形成互连层29和29’。
图4显示了位于在图3的示意截面图内示出的介电/互连层27上的介电/柱-互连层31。介电/柱-互连层31包括介电层32和柱-互连层33和33’，其中一些不是合适的截面图，以示出柱互连层33和33’的柱部。介电层32可以用通常相似于用于形成介电层28和24的材料和方法的材料和方法形成。柱-互连层33和33’可以用通常相似于用于形成互连层29和29’或柱层25的材料和方法的材料和方法形成。
更具体地，形成柱-互连层33和33’的方法将包括双金属镶嵌法而不是在所述在介电/互连层27内形成互连层29和29”和在介电/柱层23内形成柱层25的上下文内披露的单金属镶嵌法。
这样的双金属镶嵌法首先提供在介电层32的前驱体层内形成连续的沟槽和通孔。可以首先形成沟槽或者通孔。随后形成等厚柱-互连材料层(即典型地铜、但本发明不局限于此)从而填充通孔和沟槽。随后平坦化等厚柱-互连材料层从而形成柱-互连层33和33’。典型地介电/柱-互连层31具有从约3000至约9000埃的厚度。
如图4中所示出的，柱-互连层33和33’还具有包括有效像素的第一区R1内的空间图案P1’，其与包括暗像素的第二区R2内的空间图案P2’相比不同。具体地，没有柱-互连层33或33’在相对于包括有效像素的第一区R1内的光传感器区14的光路之内。但是，柱-互连层33’位于相对于包括暗像素的第二区R2内的光传感器区14的光路之内。
因而，在图3和图4的示意截面图的背景内，所述实施例提供了位于相对于包括暗像素的区2内的光传感器区14的光路之内的互连布线层(即互连层29’和柱-互连层33’)。所述实施例还提供了不位于相对于包括有效像素的第一区R1的光传感器区14的光路内的相似布线层(即互连层29和柱-互连层33)。
图5显示了示出图4的半导体结构的进一步工艺结果的示意截面图。
图5首先示出了位于介电/柱-互连层31上的介电/端柱层35。介电/端柱层35包括介电层36和端柱层37。
介电层36可以用相似、等同或相同于用于形成介电层32、28和24的材料和方法的材料和方法形成。柱层37可以用相似、等同或相同于用于形成柱层25的材料和方法的材料和方法形成。典型地，介电/端柱层35具有从约2000至约6000埃的厚度。
图5还示出了位于介电/端柱层35上的多个互连层38、光屏蔽层38’和接合焊盘38”。具体地，接合焊盘38”接触端柱37。互连层38、光屏蔽层38’和接合焊盘38”典型地由单等厚金属层构图。可以构成等厚金属层的金属包括但不限于铝、铜和钨。铝是更为通用的，由于铝作为接合焊盘材料经常是理想的。本发明不仅限于此。典型地，各互连层38、光屏蔽层38’和接合焊盘38”具有从约2000至约9000埃的厚度。
在图5的示意截面图内，除了光屏蔽层38’之外的所有导电层(即接触柱25、互连层29和29’、柱-互连层33和33’、端柱层37、互连层38和接合焊盘38”)旨在作为电有效层。因而，图5示出了具有包括有效像素的区R1内的电有效第一物理互连图案P1”的CMOS图像传感器的示意截面图，该第一物理互连图案P1”与包括暗像素的区R2内的电有效第二物理互连图案P2”不同。
电有效第二物理互连图案P2”包括互连层29’和夹置在光屏蔽层38’和包括暗像素的区R2内的光传感器区14之间的柱-互连层33’。要不是由于光屏蔽38’的存在，互连层29’和柱-互连层33’将因而在包括暗像素的区R2的光路之内。互连层29’和柱-互连层33’不包括在包括有效像素的第一区R1内的电有效第一物理互连图案P1”之内，但是如果包括在电有效第一物理互连图案P1”之内则将在相对于光传感器区14的光路之内。
通过在光屏蔽38’和包括暗像素的区R2内的光传感器区14之间的可获得的夹置空间内布置互连层29’和柱-互连层33’，其示意截面图在图5中示出的CMOS图像传感器提供了互连电路的设计和实施上的提高的灵活性。在光屏蔽38’和包括暗像素的区R2内的光传感器14之间的可获得的夹置空间还潜在地允许当制造CMOS图像传感器时使用较少数量的金属化层(即垂直金属化层的数量)。
图6示出了其示意截面图在图5中示出的CMOS图像传感器的进一步工艺的结果。
图6首先显示了同形地位于图5的半导体衬底上的钝化层39。钝化层39钝化互连层38、光屏蔽38’和接合焊盘38”。位于钝化层39上的是平坦化层40。
钝化层39典型地包括如在图6中所示出的材料的双层。双层典型地包括主要包括氧化物材料的下层39a和主要包括氮化物材料的上层39b。氧化物材料和氮化物材料可以使用相似于用于形成图6中所示出的CMOS图像传感器内的下面的介电层36/32/28/24的方法形成。典型地，下层39a具有从约500至约5000埃的厚度并且上层39b具有从约500至约5000埃的厚度。
平坦化层40可以包括一种或几种光透明平坦化材料。非限制性的实例包括旋涂玻璃平坦化材料和旋涂聚合物平坦化材料，旋涂聚合物平坦化材料例如但不限于光致抗蚀剂材料。典型地，平坦化层具有足以至少平坦化互连层38、光屏蔽38’和接合焊盘38”的厚度，因而提供了用于其示意截面图在图6中示出的CMOS图像传感器内的附加结构的制造的平坦化表面。典型地，平坦化层40在前述平坦化限制的上下文中具有从约2000至约9000埃的厚度。
图6还显示了位于平坦化区40上的多个滤色器层42a、42b和42c。各多个滤色器层42a、42b和42c相对于光传感器区14之一被对准并且对正。
滤色器层42a、42b和42c将典型地包括或者是红、绿和蓝的原色，或者是黄、青和洋红的补色。滤色器层42a、42b和42c典型地包括一系列内在地成像的染色的或色素构图的光致抗蚀剂层从而形成滤色器层42a、42b和42c的系列。作为替代，滤色器层42a、42b和42c可以包括光透明但是当使用合适的掩模层外在地成像的染色或色素的有机聚合物材料。也可以使用替代的滤色器材料。
图6最终显示了位于滤色器层42a、42b和42c上的多个透镜层44。透镜层44可以包括在本领域中已知的任何一种或几种光学透明透镜材料。非限制性的实例包括光学透明无机材料、光学透明有机材料和光学透明复合材料。更为通用的是光学透明有机材料。典型地使用具有低于滤色器层42a、42b和42c系列或平坦化层的玻璃转变温度的有机聚合物材料的构图和回流而形成透镜层44。可以替代地使用其它方法和材料。
图6显示了根据本发明实施例的CMOS图像传感器的示意截面图。CMOS图像传感器包括第一区R1和第二区R2，第一区R1包括多个有效像素，第二区R2包括暗像素，暗像素包括光屏蔽38”。CMOS图像传感器还包含第三区R3，第三区R3包括电路，该电路包括第一晶体管T1和第二晶体管T2。CMOS图像传感器还包括多层互连层，该多层互连层包括介电/接触柱层23、介电/互连层27、介电/柱-互连层31、介电/端柱层35和互连层38。多层互连层包括在包括有效像素的第一区R1内的第一电有效互连图案P1
，和在空间上与第一电有效互连图案P1
不同的在包括暗像素的第二区R2内的第二电有效互连图案P2
。在包括暗像素的第二区R2内的第二电有效互连图案P2
包括电有效互连层29’和夹置在光屏蔽38’和光传感器区14之间的柱-互连层33’。如果没有光屏蔽38’，则电有效互连层29’和柱-互连层33’将在透镜层44和第二区R2内的光传感器区14之间的光路上。这些附加的电有效互连层29’和插入在光屏蔽38’和第二区R2内的光传感器区14之间的柱-互连层33’的使用，允许在CMOS图像传感器内在否则就未使用的位置设计附加电路。附加电路的设计和实施还允许CMOS图像传感器以较少数量的金属层制造。通过使用较少数量的金属层，CMOS图像传感器可以制造得更高效和消耗较少的制造资源。
尽管前述优选实施例在包括三个互连金属层(即互连层29和29’，柱-互连层33和33’以及互连层38)的CMOS图像传感器的上下文中说明了本发明，但是本发明清楚地不限于前述实施例。而是另外的实施例可以包括在其示意截面图在图6中示出的CMOS图像传感器内所示出的互连层之外的附加的互连层。
图7和图8示出了一般而非具体地根据图5的CMOS图像传感器的有效像素区和一般而非具体地根据图4的CMOS图像传感器的暗像素区的示意平面图。
图7显示了在前述截面图中图示的多个光传感器区14和在前述截面图中未图示的多个转移栅极15。图7还示出了多个第一互连层29、第二互连层33和第三互连层38。图7还示出了紧密的互连区45。多个光传感器区14很大程度上暴露于入射光路。
图8还显示了多个光传感器区14、转移栅极15、第一互连层29/29’和第二互连层33/33’。包括光屏蔽的第三互连层(例如在图5中示出的光屏蔽38’)在图8中被省略。如图8的示意平面图中所示出的，第一互连层29/29’的某些部分(即称为第一互连层29’的部分)和第二互连层33/33’的某些部分(即称为第二互连层33’的部分)突入光电二极管区14上方并且占据否则将用于允许光被光传感器14捕获的光路的空间。
因而，根据上述描述，图7和图8的平面图还示出了根据本发明实施例的CMOS图像传感器。CMOS图像传感器包括夹置在光屏蔽层(未示出)和暗像素区内而非在有效像素区内的光传感器区14之间的电有效互连层29’和33’。这些附加的电有效互连层29’和33’在相对于暗像素区内的光传感器区14的光路内，其当制造CMOS图像阵列时允许较大的功能性和较少的金属层。较少金属层的使用提供了提高的制造效率。
本发明的优选实施例用于说明本发明而非限制本发明。根据本发明的优选实施例可以对CMOS图像传感器的方法、材料结构和尺寸进行修订和变更，同时仍提供了根据本发明而进一步根据所附权利要求的CMOS图像传感器。
Claims (19)
1.一种传感像素阵列的互连布图，包括：
第一电有效物理互连图案，位于多个有效像素内；和
第二电有效物理互连图案，与第一电有效物理互连图案在空间上不同，位于多个暗像素内，所述第二电有效物理互连图案包括至少一未包括在所述第一电有效物理互连图案内的互连层，该互连层如果包括在所述第一电有效物理互连图案内则在空间上位于一光路内。
2.根据权利要求1的互连布图，还包括与多个暗像素内的多个光传感器区对准的多个光屏蔽层。
3.根据权利要求2的互连布图，其中所述多个光屏蔽层包括端金属层。
4.根据权利要求3的互连布图，其中所述第二电有效物理互连图案包括夹置在多个光屏蔽层和多个不包括在所述第一电有效物理互连图案内的多个光传感器区之间的电有效互连层。
5.根据权利要求1的互连布图，其中所述第一电有效物理互连图案和第二电有效物理互连图案包括铜金属、铝金属和钨金属的至少之一。
6.一种图像传感器，包括：
多个光传感器区，位于衬底内；
多层互连层，位于包括所述多个光传感器的衬底上方，其中所述多层互连层包括在多个有效像素区内的第一电有效图案和在多个暗像素区内的与所述第一电有效图案空间上不同的第二电有效图案，其中所述第二电有效物理互连图案包括至少一未包括在所述第一电有效物理互连图案内的互连层，该互连层如果包括在所述第一电有效物理互连图案内则在空间上位于一光路内。
7.根据权利要求6的图像传感器，其中所述多个光传感器区包括多个电荷耦合装置。
8.根据权利要求6的图像传感器，其中所述多个光传感器区包括多个光电二极管。
9.根据权利要求6的图像传感器，其中所述衬底包括半导体衬底。
10.根据权利要求6的图像传感器，其中所述多个暗像素区包括多个包括金属的光屏蔽层。
11.根据权利要求10的图像传感器，其中所述金属包括在所述多层互连层内的端金属层。
12.根据权利要求6的图像传感器，还包括与所述多个光传感器区对准的多个透镜层和多个滤色器层。
13.一种图像传感器的制造方法，包括：多个光传感器区的衬底上方形成多层互连层，多个光传感器区包括多个暗像素区和多个有效像素区，所述多层互连层包括对应于多个有效像素区内的第一电有效图案和对应于多个暗像素区内的与所述第一电有效图案空间上不同的第二电有效图案，所述第二电有效互连图案包括至少一未包括在所述第一电有效互连图案内的互连层，该互连层如果包括在所述第一电有效互连图案内则在空间上位于一光路内。
14.根据权利要求13的方法，其中所述多层互连层的形成提供：
与包括所述多个暗像素的多个光传感器对准的多个光屏蔽层；和
夹置在所述多个光屏蔽层和包括多个暗像素的多个光传感器之间的多个电有效互连层。
15.根据权利要求13的方法还包括：
在所述多层互连层上方形成多个透镜层并且与所述多个光传感器区对准。
16.根据权利要求13的方法还包括：
在所述多层互连层上方形成多个滤色器层并且与所述多个光传感器对准。
17.根据权利要求13的方法，其中所述多个光传感器区包括多个电荷耦合装置。
18.根据权利要求13的方法，其中所述多个光传感器区包括多个光电二极管。
19.根据权利要求13的方法，其中所述多层互连层的形成使用半导体衬底。
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