CN101178607A - 双输入优先级化的ldo稳压器 - Google Patents

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CN101178607A CNA2007101669412A CN200710166941A CN101178607A CN 101178607 A CN101178607 A CN 101178607A CN A2007101669412 A CNA2007101669412 A CN A2007101669412A CN 200710166941 A CN200710166941 A CN 200710166941A CN 101178607 A CN101178607 A CN 101178607A
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Abstract

一种LDO稳压器包括两个线性稳压器电路和一在已稳压供电电压与未稳压供电电压之间偏向于使用前者来产生已稳压输出电压的内部优先级逻辑机制。未稳压供电电压从原始电压源被向第一输入端子施加。已稳压供电电压从例如开关(例如BUCK)稳压器向第二输入端子施加。两个输出器件各自连接于第一和第二输出端子与LDO输出端子之间。当开关稳压器斜升时，第一稳压器电路使第一输出器件提供所需的已稳压输出电压。一旦已稳压供电电压高到足以允许稳压，内部优先级逻辑机制禁用第一稳压器电路，藉此由第二稳压器电路通过第二输出器件单独来产生所需的已稳压输出电压。

Description

双输入优先级化的LDO稳压器
技术领域
本发明涉及稳压器，尤其涉及低电压降输出(LDO)稳压器。
背景技术
图4是示出常规配置中包含BUCK稳压器20、LDO稳压器25和现场可编程门阵列(FPGA)30的系统的框图。原始电压源(例如电池)提供相对较高的、未稳压的电压VRAW，它被提供给BUCK稳压器20。BUCK稳压器20将相对较高的已稳压电压VI/O(例如3.3V)提供给FPGA 30的输入/输出(I/O)电路并提供给LDO稳压器25，而LDO稳压器25将相对较低的已稳压电压VCORE(例如2.5V)提供给FPGA 30的核心逻辑电路系统。
图5是示出在启动期间图4的系统中产生的各个电压的时序图。首先，未稳压的电压VRAW倾升，随后在短暂的时延后BUCK稳压器20开始产生相对较高的已稳压电压VI/O。最后，在使已稳压电压VI/O到达高到足以允许稳压的电压电平所需的时延TDELAY之后，LDO稳压器25开始产生相对较低的已稳压电压VCORE。
参照图4和图5描述的常规配置的高效率的地方在于它使得能耗和热量的产生最小化。尤其，诸如BUCK稳压器20的开关稳压器能以比诸如LDO稳压器25的线性稳压器更高效率的方式来使用原始的未稳压电压VRAW来稳压更高的I/O总线。相比而言，线性稳压器优于开关稳压器的地方在于它们产生相对静噪(即，无噪声)的已稳压输出电压，但是不那么高效率，尤其是当原始的未稳压电压VRAW显著高于所需的已稳压输出电压VCORE时。因此，为了使效率最大化，BUCK稳压器20和LDO稳压器25在图4中所示的配置中串联连接以使LDO稳压器25由比原始的未稳压电压VRAW更接近所需的已稳压输出电压VCORE的已稳压输出电压VI/O驱动。
当诸如图4中所示的系统的纳入诸如微处理器、FPGA和数字专用集成电路(ASIC)的复杂电子系统需要以与图5所示的时序图不一致的方式来对它们的功率供给进行定序时会产生问题。尤其，FPGA 30的核心逻辑电路系统经常需要在I/O电路系统之前接收功率以使外围设备在上电和断电时序期间保持受控。不幸的是，如图5中所示，功率上高效率的常规配置致使相对较低的已稳压核心电压VCORE必定滞后于相对较高的已稳压I/O电压VI/O，这与所需的启动供电电压的时序相反。
解决上述定序问题的一种当前方法是使用分立的二极管和多个稳压器以提供需要的时序。然而，这种方法是不便和昂贵的。
需要的是解决上述定序问题而不需要多个分立器件的LDO稳压器。
发明内容
本发明通过提供一种双输入线性(例如LDO)稳压器结构来解决上述定序问题，该双输入线性稳压器结构包含两个线性稳压器电路和一在已稳压供电电压与未稳压供电电压之间偏向于使用前者来产生已稳压输出电压的内部优先级逻辑机制。未稳压的供电电压从例如电池或其它原始电压源向第一输入端子施加，并被提供给第一线性稳压器电路。已稳压的供电电压从例如开关稳压器向第二输入端子施加，并被提供给第二线性稳压器电路。第一和第二输出器件(例如双极型晶体管)各自连接于第一和第二输入端子与LDO输出端子之间。第一控制电路控制第一输出器件以在启动期间(例如当已稳压供电电压过低而无法进行稳压时)提供所需的已稳压输出电压。这种配置允许LDO电路在未稳压供电电压一旦可用时即开始工作，由此在较慢(但更高效率)的开关稳压器能够产生已稳压供电电压之前提供所需的已稳压输出电压。一旦已稳压供电电压高到足以允许稳压，内部优先级逻辑机制即禁用第一稳压器电路，藉此由第二稳压器电路单独来产生所需的已稳压输出电压。由于已稳压供电电压的电压电平比未稳压电压更接近已稳压输出电压，因此在启动阶段之后利用第二稳压器电路来产生已稳压输出电压降低功耗并防止不必要的发热，从而使LDO电路能以更高的效率来工作。
附图说明
本发明的这些和其它特征、方面和优点通过参照下面的说明、所附权利要求书和附图将变得更为易懂，在附图中：
图1是示出根据本发明的一个实施例的纳入双输入优先级化LDO稳压器的系统的框图；
图2是示出在启动时在图1的系统中产生的电压的时序图；
图3是示出根据本发明的另一实施例的双输入优先级化LDO稳压器的简化电路图；
图4是示出包含常规LDO稳压器的系统的框图；
图5是示出在启动时在图4的系统中产生的电压的时序图。
具体实施方式
本发明涉及稳压器的改进。给出下面的说明是为了使本领域普通技术人员如在具体应用及其要求的背景中所规定的那样制作和利用本发明。这里用到的术语“连接的”在此描述两个电路元件之间的直接连接关系(即，借助于导线或迹线而没有居间的电路元件)，并且区别于术语“耦合的”，术语“耦合的”表示两个电路元件被连接在一条信号路径中但可能由零个或多个电子元件分隔。优选实施例的各种修改对本领域内技术人员而言是明显的，并且这里定义的普适原理可应用于其它实施例。因此，本发明并不旨在限定于所示和所说明的具体实施例，而是应与这里公开的原理和新颖性特征一致的最广义范围相符。
图1是示出根据本发明一个实施例的包含常规开关(例如BUCK)稳压器20、常规FPGA 30和双输入优先级化LDO稳压器101的系统100的框图。在本实施例中，系统1 00由多个分立的IC器件构成(即，BUCK稳压器20、常规FPGA 30和LDO稳压器101是使用已知的制造和组装技术分别制造和组装的)。在一替换实施例中，BUCK稳压器20、常规FPGA 30和LDO稳压器101中的两个或多个是使用例如双CMOS制造技术被集成地制造在单块半导体(例如单晶硅)基板上的。
系统100与上述常规配置类似的地方在于：BUCK稳压器20将相对较高的已稳压电压VI/O(例如3.3V)提供给FPGA 30的I/O电路系统，而LDO稳压器101将相对较低的已稳压电压VCORE(例如2.5V)提供给FPGA 30的核心逻辑电路系统。另外，与图4中所示系统相似，原始电压源(例如电池)提供相对较高的未稳压电压VRAW，该电压VRAW被提供给BUCK稳压器20，BUCK稳压器20利用未稳压电压VRAW以已知的高效率方式产生已稳压电压VI/O。此外，已稳压电压VI/O由FPGA 30的I/O电路系统和LDO稳压器101两者所利用来以下述方式产生已稳压电压VCORE。
图1中所示的系统和图4的常规系统的区别在于，LDO稳压器101或者使用借助于第一输入端子A提供给第一稳压器电路110的未稳压输入电压VRAW或使用借助于第二输入端子B提供给第二稳压器电路120的已稳压输入电压VI/O来产生已稳压电压VCORE。第一稳压器电路110包括耦合于LDO稳压器101的输入端子A与输出端子O之间的第一NPN晶体管(输出器件)M1。第一稳压器101还包括用于控制NPN晶体管以在未稳压输入电压VRAW被提供之后(具体而言，是在电压VCORE升到最小电压电平以上之时)立即在输出端子O上产生已稳压输出电压VCORE的第一控制电路115。第二稳压器120包括：耦合于输入端子B与输出端子O之间的第二NPN晶体管M2；以及第二控制电路125，第二控制电路125用于控制NPN晶体管在已稳压输入电压VI/O——在该例中VI/O提供自BUCK稳压器20——到达一预定工作电压电平时在输出端子O上产生已稳压输出电压VCORE。
根据本发明的一个方面，LDO稳压器101包括内部优先级逻辑机制，它由优先级化电路130表示，优先级化电路130允许控制LDO电路101以使已稳压输出电压VCORE自稳压器电路110或120中的任何一个(即，自在输入端子A处接收的未稳压输入电压VRAW或在输入端子B处接收的已稳压输入电压VI/O)产生，然而当已稳压输入电压VI/O出现在输入端子B上时，偏向于利用稳压器电路120。具体地说，当已稳压输入电压VI/O处于足够高的电压电平时(例如高于一预定的最小电压电平)，LDO稳压器101的内部优先级逻辑机制禁用第一稳压器电路110的控制电路115(即，关断NPN晶体管M1)以借助于稳压器电路120产生已稳压输出电压VCORE。如图2所示，这种配置使LDO电路101在未稳压供电电压VRAW(例如5V原始总线)一旦可用时即能开始工作，由此在较慢(但更高效率)的开关稳压器20能够产生已稳压电压VI/O之前提供已稳压输出电压VCORE。一旦开关稳压器20的工作到达已稳压电压VI/O达到预定最小值的状态，稳压器电路120就开始产生已稳压输出电压VCORE，并且优先级化电路130产生使控制电路115关断NPN晶体管M1的禁用信号VDA。由于已稳压电压VI/O的电压电平(例如3.5V)比未稳压电压VRAW(例如5V到7V)更接近已稳压输出电压VCORE(例如2.5V)，因此一旦已稳压电压120可用即使用稳压器电路120来产生已稳压输出电压VCORE就使LDO电路101以更高的效率工作(即，通过降低功耗并防止在已稳压输出电压VCORE单独使用稳压器电路110来产生的情况下将会发生的不必要的发热)。
根据本发明的另一方面，由于稳压器电路110在已稳压电压VI/O可用之前仅工作短暂的时间，并由于一旦已稳压电压VI/O可用稳压器电路120就在更接近下降(dropout)电压的电压电平连续工作，因此NPN晶体管M1具有比NPN晶体管M2更小的尺寸(即，由于较大的电压降而使其宽度减小)。在一个实施例中，与NPN晶体管M1和M2相关联的尺寸(面积)之比在5到1的范围里(其中V远大于VB)，更具体而言在两电压更相似的情况下在1.5到1的范围里。
图3是示出根据本发明一示例性特定实施例的双输入优先级化LDO稳压器101A的简化电路图。LDO稳压器101A包括连接于第一输入端子A的第一稳压器电路110A、连接于第二输入端子B的第二稳压器电路120A、优先级化电路130A、以及基准信号电路(REF SIGNAL CKT)240。
根据本发明的另一方面，稳压器电路110A和120A两者皆包括根据由基准信号电路240产生的单路基准信号VREF工作的误差放大器。第一稳压器电路110A包括第一误差放大器215，它具有通过由电阻器RB和RC形成的电阻分压器耦合于输出端子O的反相输入端子(-)以及通过第一电阻器RD耦合于基准源240的同向输入端子(+)。第二稳压器电路120A包括第二误差放大器225，它具有通过由电阻器RB和RC构成的电阻分压器耦合于输出端子O的反相输入端子(-)以及通过第二电阻器RD耦合于基准源240的同相输入端子(+)。电阻器RB、RC和RD的标称值为10K到100K，并基于具体设计具有适于基准电压和输出电压的比值。RZ和CZ的值被选择为使给定负载范围和输出电容器的稳定性和瞬态性能最大化。具体地说，RZ和CZ必须提供足够大的增益和相位裕量以防止在一定范围的负载条件下的振荡，并应当被选择为使阶跃期间负载中的瞬态下冲和过冲最小化。在典型的稳压器中，取决于相邻电路系统的具体细节，RZ在50kΩ到500kΩ的范围里而CZ在5pF到50pF的范围里。
根据本发明另一方面，优先级化电路130A包括差分放大器235，它具有：通过第三电阻器RD耦合于输入端子B的反相输入端子(-)；通过第四和第五电阻器RD耦合于基准信号源240和输出端子O的同向输入端子(+)；以及通过第六电阻器RD耦合于其反相输入端子并通过二极管217耦合于误差放大器215的同相输入端子的输出端子。
在工作期间，差分放大器235确定第二稳压器电路120A的工作状态，并相应地控制第一稳压器电路110A的工作。
在启动时，当未稳压电压VRAW高到足以允许稳压时(即大于目标输出电压VCORE加上下降电压)时，第一稳压器电路110A被启用以生成目标电压电平的输出电压VCORE，由此来提供可用于例如驱动FPGA的核心逻辑电路系统(如图1所示)的负载。尤其，当VRAW高到足以允许稳压但已稳压电压VI/O尚未如此时，差分放大器235产生反向偏置二极管217的高输出电压，由此在误差放大器215的同相输入端子上保持相对较高的基准电压，从而使误差放大器215在NPN晶体管M1的基极上产生高输出电压。注意，在启动阶段，传递至误差放大器225的反相输入端子的反馈电压低于传递至同相输入端子的基准电压，由此使误差放大器225在NPN晶体管M2的基极上也产生高输出信号。然而，由于已稳压电压VI/O仍未高到足以允许稳压，因此没有电流经过NPN晶体管M2(即第二稳压器电路120A无法产生已稳压输出电压VCORE)。
接着，当施加于输入端子B的已稳压电压VI/O升高到足以允许稳压时，第二稳压器电路120A接管(即电流通过NPN晶体管M2产生至输出端子O)，而差分放大器235下拉提供给第一误差放大器215的同相输入端子基准信号，由此关断NPN晶体管M1。具体地说，当施加于差分放大器235的反相输入端子的已稳压电压VI/O部分升到高于提供给差分放大器235的同相输入端子的基准电压时，差分放大器被关断(即产生低输出电压)。来自差分放大器235的低输出电压正向偏置二极管217，从而使施加于误差放大器215的同相端子的基准信号下降至低电压电平。误差放大器215的同相端子上的低电压电平使由误差放大器215产生的输出电压切换至低输出电压，由此关断PNP晶体管M1。因此，当已稳压输入电压VI/O高到足以使第二稳压器电路120A能工作时，第一稳压器电路110A就停工。
尽管已针对特定实施例对本发明进行了说明，然而本领域内技术人员将可认识到可利用其它电路结构和方法来实现本发明的精神和范围，所有这些均落在本发明的范围内，例如，如果第一稳压器电路110A具有比第二稳压器电路120A稍低的输出电压，则可删除LDO稳压器101A(图3)的差分放大器。在这种情形中，切换由连接的发射机的求或性质自动实现。如果输出器件是PNP或PMOS集电极或漏极，则产生同样的效果。

Claims (9)

1.一种产生已稳压输出电压的双输入优先级化线性稳压器，所述线性稳压器包括：
用于接收未稳压输入电压的第一电压输入端子；
用于接收已稳压输入电压的第二电压输入端子；
输出电压端子；
第一稳压器电路，所述第一稳压器电路包括耦合在所述第一电压输入端子与所述输出电压端子之间的第一输出器件、以及第一控制电路，所述第一控制电路用来控制所述第一输出器件，以在所述未稳压输入电压高于预定的第一最小电压电平时在所述输出电压端子上产生所述已稳压输出电压；
第二稳压器电路，所述第二稳压器电路包括耦合于所述第二电压输入端子与所述输出电压端子之间的第二输出器件、以及第二控制电路，所述第二控制电路用来控制所述第二输出器件，以在所述已稳压输入电压高于预定的第二最小电压电平时在所述输出电压端子上产生所述已稳压输出电压；以及
用于在所述已稳压输入电压高于所述预定的第二最小电压电平时禁用所述第一控制电路的装置。
2.如权利要求1所述的双输入优先级化线性稳压器，其特征在于，所述第一和第二输出器件是晶体管，并且所述第一输出器件小于所述第二输出器件。
3.如权利要求2所述的双输入优先级化线性稳压器，其特征在于，所述第一和第二输出器件是双极型晶体管。
4.如权利要求1所述的双输入优先级化线性稳压器，其特征在于，
所述第一稳压器电路包括第一误差放大器，所述第一误差放大器具有耦合于所述输出电压端子的第一输入端子以及耦合于基准信号源的第二输入端子；并且
所述第二稳压器电路包括第二误差放大器，所述第二误差放大器具有耦合于所述输出电压端子的第一输入端子以及耦合于所述基准信号源的第二输入端子。
5.如权利要求4所述的双输入优先级化线性稳压器，其特征在于，还包括连接于所述输出电压端子与所述第一和第二稳压器电路的第一输入端子之间的分压器。
6.如权利要求4所述的双输入优先级化线性稳压器，其特征在于，所述用于禁用第一控制电路的装置包括差分放大器，所述差分放大器具有耦合于所述第二电压输入端子的第一输入端子、耦合于所述基准信号源和所述输出电压端子的第二输入端子、以及耦合于所述第一误差放大器的第二输入端子的输出端子。
7.如权利要求6所述的双输入优先级化线性稳压器，其特征在于，所述第一稳压器电路还包括一二极管，所述二极管具有连接于所述第一误差放大器的所述第二输入端子的阳极和连接于所述差分放大器的所述输出端子的阴极。
8.一种双输入优先级化线性稳压器，包括：
用于响应于未稳压供电电压产生已稳压输出电压的第一装置；
用于响应于已稳压供电电压产生已稳压输出电压的第二装置；以及
用于在所述已稳压供电电压大于预定的最小电压电平时禁用所述第一装置的第三装置，其中所述第二装置被实现为在所述第一装置被禁用时产生所述已稳压输出电压。
9.一种系统，包括：
用于提供未稳压供电电压的装置；
包含输入/输出(I/O)电路系统和核心逻辑电路系统的设备；
用于响应于未稳压供电电压产生相对高的已稳压供电电压的开关稳压器；
用于产生相对低的已稳压电压的双输入优先级化线性稳压器，所述线性稳压器包括：
连接以接收所述未稳压输入电压的第一电压输入端子；
连接以接收所述相对高的输入电压第二电压输入端子；
耦合于所述设备的I/O电路系统的输出电压端子；
第一稳压器电路，所述第一稳压器电路包括耦合于所述第一电压输入
端子与所述输出电压端子之间的第一输出器件、以及第一控制电路，所述
第一控制电路用于在所述未稳压输入电压高于预定的第一最小电压电平时控制所述第一输出器件以在所述输出电压端子上产生所述已稳压输出电压；
第二稳压器电路，所述第二稳压器电路包括耦合于所述第二电压输入端子与所述输出电压端子之间的第二输出器件、以及第二控制电路，所述第二控制电路用于在所述已稳压输入电压高于预定的第二最小电压电平时，控制所述第二输出器件以在所述输出电压端子上产生所述已稳压输出电压；以及
用于在所述已稳压输入电压高于所述预定的第二最小电压电平时禁用所述第一控制电路的装置。
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