CN101167137B - 三维纳米级交叉杆 - Google Patents

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Abstract

本发明的多个实施例包括三维的、至少部分为纳米级的电子电路和装置，其中可以在三个独立的方向上路由(1016)信号，并且其中可以在通过内部信号线(502-509和702-709)互连的结(510，802)处制备电子部件。所述三维的、至少部分为纳米级的电子电路和装置包括层，纳米线或微米级或亚微米级/纳米线结，其每一个可被经济和有效地制备为一种类型的电子部件。本发明的多个实施例包括纳米级存储器，纳米级可编程阵列，纳米级多路复用器和多路分离器，以及几乎不限数量的专用纳米级电路和纳米级电子部件。

Description

三维纳米级交叉杆
技术领域
本发明涉及电子装置和电路，并且具体地涉及具有三个独立尺寸的纳米级，混合纳米级/微米级，以及混合纳米级/亚微米级装置和电路，其中信号通路可以被路由，并且其中在通过内部信号线互连的结处可以制备电子部件。
相关政府声明
本发明是在合同#MDA972-01-3-005下由政府支持进行的，其被授予DARPA Moletronics。该政府具有本发明中的一定权利。
背景技术
最近，随着通过传统的基于光刻方法的电子装置和电路的设计和制造已经开始接近用以进一步减小部件尺寸的物理极限，已经发展了用于制造纳米级电子电路的可替代方法。纳米线交叉杆(nanowire-crossbar)技术是一种特别有前途的新方法，用于制造具有显著小于当前可以通过光刻方法制造的亚微米级电路和部件的尺寸以及相应地大于所述亚微米级电路和部件的部件密度的电子电路和装置。
图1描述了示范性纳米线交叉杆。在图1中的纳米线交叉杆实施简单的存储器装置。纳米线交叉杆包括：(1)第一组平行的纳米线102；(2)双稳态位存储层104；以及(3)垂直于第一层的平行纳米线102的第二层的平行纳米线106。在第一层的纳米线102的纳米线和第二层的纳米线106的纳米线之间的最小分离或交叉的每一点处的位存储层104的每一个小的区域中存储单个信息位。例如，在图1中用交叉影线示出的位存储层104的小区域108，覆盖在纳米线110之上，并且位于纳米线112之下，与和该小区域相接触的纳米线110和112的部分一起，形成充当纳米级存储器中的单位存储元件114的纳米线结。在多种纳米级存储器实施例中，单位存储元件的内容，比如图1中的单位存储元件114，通过施加电压或电流信号至纳米线的一个或两个而被修改，所述纳米线相互交叉以便形成单位存储元件，从而改变纳米线结中双稳态位存储层的物理状态，比如电阻率。在图1中，例如，信号可被施加至纳米线110和112的一个或两个，以便修改单位存储元件114，如通过箭头在图1中所示的，比如箭头116。通常，没有信号，或不同的信号被施加至剩余的纳米线，以便区别被寻址的单位存储元件与全部其他单位存储元件。在多个实施例中，相对大振幅的信号被施加，以便实施写操作，其中改变物理状态，而相对较小振幅信号被施加，以便实施读操作，其中物理状态通常不改变，而是代替地仅仅被确定。在读操作中，通过施加一个或多个信号至纳米线交叉杆的纳米线，由相互交叉以形成单位存储元件的两个纳米线的一个或两个上的信号的存在、不存在或强度来确定单位存储元件的物理状态。通过纳米线交叉杆实施的纳米级存储器可以被认为是单位存储元件的二维阵列，每一个单位存储元件可通过相互交叉以形成单位存储元件的两个纳米线被分别和唯一地寻址。在一些情况中，可以以单独的操作访问二维纳米级存储器中的单位存储元件的整个行，列或较大的组。
图1提供了示范性的纳米线交叉杆的简单的示意性描述。尽管利用矩形截面示出图1中的各个纳米线，但是纳米线也可以具有圆形、椭圆或多种复杂截面，并且纳米线可以具有多种不同的宽度或直径和纵横比或偏心率。可以利用压印光刻，通过表面上的化学自组装和至衬底的转移，通过合适位置处的化学合成，以及通过多种其他技术，用金属和/或半导电元素或化合物、掺杂的有机聚合物、复合物材料、纳米管和掺杂的纳米管，以及用多种其他类型的导电和半导电材料来制备纳米线。在图1中双稳态位存储层104被示为两组平行纳米线之间的连续层，但是可替代地可以是不连续的，或者可以构成纳米线周围的鞘状的分子涂层，或纳米线中的部件原子或分子，而不是单独层。双稳态位存储层104也可以由很多种不同的金属的、半导电的、掺杂的聚合材料和复合材料构成。
在图1中示出的二维矩阵状的纳米级存储器是利用纳米线交叉杆实施的最简单类型的电子装置之一。纳米线交叉杆也可以用于实施可编程逻辑阵列，多路复用器和多路分离器，以及几乎不限数量的不同的特定的电子电路。在纳米级存储器中，双稳态位存储层可以是均匀的，且每一个纳米线结例如起二极管的作用，但是在更复杂的装置中，多个不同类型的电子部件可能需要在不同的纳米线结处被实施。多种技术可以用于产生这些不同的电子部件，比如二极管，电阻器，晶体管和导电连接，包括交叉杆中区域的化学掩蔽，以便在每一个区域中的纳米线结处制备一种类型的电子部件，或者通过不确定的自组装或不同类型的纳米线的制备，利用不同的化学涂层，其后是测试和实验，以发现和精心设计所得到的交叉杆中得到的电子部件的类型和位置。用于改变纳米线交叉杆中纳米线结的类型的这些技术和其他技术会显著地增加纳米线交叉杆制造的复杂性和费用，并且会显著地减小可接受的装置的产量。此外，它们通常局限于将基本上二维装置划分成较小的二维部分，其每一个包括可能不同类型的电子部件或结。
关于纳米线交叉杆的各个纳米线引线与亚微米级和微米级信号线的互连以便将纳米线交叉杆并入传统的电子装置，包括识别和处理各个纳米线，遇到了相当大的问题。对这些问题的一个解决方法是采用具有与纳米线交叉杆集成的微米级或亚微米级地址线的多路分离器。图2示出了与纳米级/微米级多路分离器集成的纳米线交叉杆存储器，以便允许纳米线交叉杆存储器的各个位存储元件经由微米级或亚微米级地址线被唯一地访问。在图2中，16×16纳米线交叉杆202具有平行的纳米线层，其中纳米线延伸超过纳米线交叉杆阵列202的边界，以便形成第一多路分离器204和第二多路分离器206。多路分离器204包括从纳米线交叉杆的第一平行纳米线层延伸的纳米线，比如纳米线208，被垂直的微米级或亚微米级源电压线210和四对212-215垂直的微米级或亚微米级地址线上覆或下覆。由纳米线交叉杆的第二平行纳米线层的延伸的纳米线类似地实施第二多路分离器206。在一些类型的实施方式中，比如在图2中示出的实施方式，地址线作为互补对出现，每一对表示多位地址的一位、其反转(inverse)，尽管在其他实施方式中，可以使用单独的地址线。通过四对地址线212-215的四位地址输入足以为16个纳米线的每一个比如纳米线208提供唯一的地址，并且同时至两个多路分离器204和206的每一个的四对地址线的两个四位地址输入可以从纳米线交叉杆阵列202中的256个纳米线结中唯一地寻址特定的纳米线结。多路分离器中亚微米级或微米级地址线/纳米线结处的电子部件可以是电阻器、二极管或晶体管，取决于被实施的多路分离器的类型，并且取决于期望的多路分离器的操作特性。通常，在纳米级存储器装置的情况下，比如在图2中示出的纳米级存储器装置，亚微米级或微米级地址线/纳米线结处的电子部件不同于在纳米线交叉杆中的纳米线结处制备的电子部件。在图2中示出的纳米级存储器的制备因此可以包括掩蔽和掩模对准操作以化学地区别多路分离器区域和纳米线交叉杆，或者用于制备多路分离器区域中的一种类型的电子部件和纳米线交叉杆中的另一种类型的电子部件的其他技术。在图2中示出的存储器装置也具有明显的缺陷：该装置的总面积为比纳米线交叉杆的总面积大三倍以上。此外，总装置面积与纳米线交叉杆面积的比率随着纳米线交叉杆中的纳米线的数量的增加而增大。为此，纳米级电子装置的设计者、制造者、厂商和集成者，以及最终这些装置的使用者已经认识到对可以利用尽可能大的部件密度经济和有效地制造的纳米线交叉杆和混合微米级/纳米级交叉杆的需要。
发明内容
本发明的各个实施例包括三维的、至少部分为纳米级的电子电路和装置，其中可以在三个独立的方向上路由信号，并且其中可以在通过内部信号线互连的结处制备电子部件。这些三维的、至少部分为纳米级的电子电路和装置包括层，纳米线或微米级或亚微米级/纳米线结，其每一个可被经济和有效地制备为一种类型的电子部件。本发明的各个实施例包括纳米级存储器，纳米级可编程阵列，纳米级多路复用器和多路分离器，以及几乎不限数量的专用纳米级电路和纳米级电子部件。
附图说明
图1描述了示范性的纳米线交叉杆；
图2示出了与纳米级/微米级多路分离器集成的纳米线交叉杆存储器，以便允许纳米线交叉杆存储器的各个位存储元件通过微米级或亚微米级地址线被唯一地访问；
图3示出了表示本发明的一个实施例的三维纳米级存储器中的第一层；
图4示出了表示本发明的一个实施例的三维纳米级存储器中的第一布线层；
图5示出了表示本发明的一个实施例的三维纳米级存储器中的完整的第一多路分离器层；
图6描述了表示本发明的一个实施例的三维纳米级存储器的双稳态位存储层；
图7示出了表示本发明的一个实施例的三维纳米级存储器的，参照图6在上面讨论的双稳态位存储层上的第二多路分离器层的第一部件；
图8描述了为了在表示本发明的一个实施例的三维纳米级存储器中互连第二多路分离器层的纳米线与第二多路分离器层的源电压线和地址线而形成的纳米线结；
图9示出了表示本发明的一个实施例的完整的、被完全布线的三维纳米级存储器；
图10示意性地示出表示本发明的一个实施例的完整的纳米级三维存储器中的层，并且示出通过这些层的示范性的信号通路。
具体实施方式
本发明的各个实施例包括三维纳米级或混合纳米级/微米级电路和装置，其中可以在三个独立方向上路由信号，并且其中可以在通过内部信号线互连的结处制备电子部件。通过在三维上一层一层地建立这些装置，而不是跨越二维展开该装置，本发明的三维装置可以更经济和有效地制造。层的垂直堆叠减小了纳米级部件或装置的总面积，并且可以引起明显较短的信号通路，例如消除需要用于参照图2在上面讨论的存储器装置的实施的延伸的纳米线。减少通过纳米线的信号通路，其通常显示出高电阻率，可以大大降低纳米级电子装置或部件的总电阻和热输出。通过施加不同的层间涂层可以在每一层中制备不同的电子部件，而不需要复杂的、易出错的和昂贵的掩蔽以及在二维电路和装置中制备不同类型的电子部件所需的掩模对准过程。一些专用类型的部件，比如用于将装置的子区域彼此隔离的切割器线(cutter wire)，可以在单独层中一起被制备，大大简化了这类部件的识别和激励。最后，通过第三个独立维度提供的设计和实施方式的自由度可以允许设计和制备以二维不能被设计和制备或仅在不可接受的高成本下可以二维设计和制备的复杂部件和装置。
本发明涉及纳米级交叉杆和交叉杆状电路和装置。这些装置是纳米级的，因为它们包括的特征，比如信号线，具有小于100纳米的宽度，或者在特定情况下，小于10纳米，并且在最高分辨率电路和装置中，小于5纳米。这些装置可以是尺寸混合的，除了纳米级部件之外还包括较大的部件。这些电路和装置的总尺寸可以在亚微米级，微米级或更大的范围中。在下面的讨论中，术语“纳米线结”指的是在纳米线和另一个导电部件的交叉处的结，所述另一个导电部件比如是第二纳米线、亚微米级或微米级信号线、或多种尺寸的任何一种的其他部件。因此，术语“纳米线结”。
本发明的一个实施例是纳米级存储器，该纳米级存储器通过两个多路分离器界面连接至微米级或亚微米级地址线和源电压线，相当于参照图2在上面讨论的类型的纳米级存储器。在下面将表示本发明的一个实施例的三维的、多层纳米级存储器讨论为步进式的实施方式，尽管没有关于具体的实施方式细节要求本发明的三维纳米级存储器的权利。步进式的讨论用于清楚地描述和区别三维纳米级存储器的各个层。
图3示出了表示本发明的一个实施例的三维纳米级存储器中的第一层。第一层302是衬底，比如用于传统的微米级或亚微米级集成电路的标准的涂覆有二氧化硅的硅衬底。表示本发明的一个实施例的三维存储器可以被独立地制备，以包括在较大的装置中或单独使用，或者可以被制备在传统的电路内，比如利用集成电路处理器实施方式，以便增强具有极其高密度的纳米级存储器的传统的集成电路。通常，衬底304的表面被平面化，并且包括接触焊盘306-313，以便制备外部信号线与三维纳米级存储器中的两个多路分离器层内部的源电压线和地址线的互连。在下面参照图3-10讨论的示范性的三维纳米级存储器对每一个多路分离器层采用三个地址线和一个源电压线，因此支持三位地址，其足以唯一地寻址纳米线交叉杆存储器中的平行纳米线层的八个纳米线的每一个，并且足以唯一地访问64个单位存储元件的任何一个，当两个地址同时输入至两个多路分离器的每一个时。在一些实施方式中，包括比最少所需的更多数量的寻址线和/或纳米线，以便通过具有可用于后期制备结构的冗余的纳米线和地址线来防止不可避免的缺陷。
图4示出了表示本发明的一个实施例的三维纳米级存储器中的第一布线层。如通过比较图4与图3可以看出的，源电压线402和三个地址线404-406，全部彼此平行，已被跨越衬底的表面水平放置，每一个与相应的接触互连。源电压线402和三个地址线404-406可以是通过传统的光刻方法制备的亚微米级或微米级信号线，或者可以是通过压印光刻或多种其他技术制备的纳米级线。如同参照图2讨论的二维纳米级存储器，这些微米级、亚微米级或纳米级线以及随后讨论的其他信号线可以由多种不同类型的基本金属(elementalmetal)的任何一种、金属或半导电化合物、合金、掺杂的有机聚合物、或多种其他导电或半导电材料制备。
图5示出了表示本发明的一个实施例的三维纳米级存储器中的完整的第一多路分离器层。该下一个逻辑层包括一组8个平行的纳米线502-509。纳米线502-509垂直于先前讨论的源电压线402和三个地址线404，405和406。通过在图5中表示的二极管结，并且在随后的图中，通过锥形元件，比如纳米线502和地址线406之间的交叉处的二极管结510，纳米线选择性地与地址线404-406连接。全部八个纳米线502-509与在图5中表示的导电互连互相连接，并且在随后的图中是借助短圆柱形部分的，比如表示纳米线509和源电压线402之间的导电连接的短圆柱形部分512。根据被实施的交叉杆存储器的类型，地址线可以是成对的互补线，以及在图5中示出的二极管结，并且在随后的图中，可以表示一对的非倒置的(uninverted)地址线和上覆的纳米线之间的结，且暗示着，在没有示出二极管结的情况下，纳米线通过二极管互连至该对的倒置的地址线。在其他情况下，采用电阻器或晶体管结。在图5中使用的说明惯例，并且在随后的图中，意味着表示合适的结被包括以便提供每一个纳米线的唯一的可寻址能力。例如，在图5中示出的二极管结的图案意味着对八个纳米线502-509的每一个存在唯一的三位地址，使得每一个纳米线可通过地址线404-406唯一地寻址。
可以通过多个不同的可能技术形成二极管结和导电互连，包括多级压印光刻，对地址线和纳米线施加配置电压，通过化学沉积，或通过其他工艺。二极管结和互连结在图5中呈现为构成纳米线502-509与源电压和地址线402和406之间的单独层，尽管如上面讨论的，这些结可被实施为单独的涂层或层，或被实施为施加至纳米线和/或地址线的鞘状涂层，乃至纳米线和/或源电压线和地址线的元素或分子部件。
图6描述了表示本发明的一个实施例的三维纳米级存储器的双稳态位存储层。如图6中所示，已经在参照图5讨论的第一多路分离器层上添加双稳态位存储层602。双稳态位存储层可以被实施为单独的涂层或膜，或者可替代地可以被实施为施加至纳米线的涂层或鞘(sheath)，或者甚至被实施为纳米线的元素或分子部件。双稳态位存储层通常是允许在两个不同的稳定的物理状态中稳定地编码位值的双稳态层，如参照图1在上面讨论的。
图7示出了表示本发明的一个实施例的三维纳米级存储器的在参照图6在上面讨论的双稳态位存储层上的第二多路分离器层的第一部件。如图7中所示的，平行地、跨越双稳态位存储层602的上表面、垂直于第一多路分离器层的纳米线(在图5中的502-509)实施八个纳米线702-709。如参照图1在上面讨论的，双稳态位存储层的每一个小区域，比如在第二多路分离器层的纳米线709与第一多路分离器层的纳米线509的交叉处的小区域710，充当存储器的单位存储元件。
图8描述了为了互连表示本发明的一个实施例的三维纳米级存储器中第二多路分离器层的纳米线与第二多路分离器层的源电压线和地址线而形成的纳米线结。这些结在图8中被示为单独的层，但是如上面讨论的，这些结还可以由单独的涂层、膜、或其他层，或者由纳米线和/或地址线上的涂层、或者甚至由纳米线和/地址线和源/电压线的元素和分子部件来实施。注意，制备的二极管元件的图案，比如二极管元件802，暗示着对八个纳米线(在图7中的702-709)的每一个的唯一的可寻址能力。
图9示出了表示本发明的一个实施例的完整的完全布线的三维纳米级存储器。如图9中示出的，源电压线902和三个地址线904-906已经被添加，以便充当源电压和三位地址载体，以便根据三位输入地址选择纳米线。纳米线702-709，源电压线902和地址线904-906连同二极管与连接它们的导电互连结一起包括表示本发明的一个实施例的纳米级、三维存储器的第二多路分离器层。还需要指出，在表示本发明的一个实施例的纳米级、三维存储器中的最高水平处再次出现接触310-313。在一些实施例中，这些连接可以被假定为跨越纳米级、三维存储器的各层向下直到衬底，或者在可替代的实施例中，可以位于上表面上，以便允许与外部信号线和接口的互连。类似的考虑应用于接触306-309。
因此，表示本发明的一个实施例的完整的三维纳米级存储器包括第一多路分离器层，纳米级交叉杆存储器层和第二多路分离器层，全部被一个在另一个之上地堆叠，以便形成三维装置。图10示意性地示出表示本发明的一个实施例的完整的纳米级三维存储器中的层，并且示出通过层的示范性的信号通路。信号可以通过纳米线结1004从较低水平地址线1002传送至第一纳米线1006、第一多路分离器层的所有部分。从该第一纳米线1006，该信号可以通过单位存储元件1008传送至第二纳米线1010，双稳态位存储层，以及界面连接的纳米线，其构成三维纳米级存储器中的第二层，并且通过第二二极管结1012从第二纳米线1010传送至第二多路分离器层的第二地址线1014。因此，如由在图10中示出的多段信号通路1016所示的，除了在具有二维阵列状寻址的传统的交叉杆或交叉杆状装置中遇到的二维水平和垂直信号通路以外，非线性信号通路还可以在第三、垂直维度上横过三维纳米级存储器。互连地址线至三维纳米级存储器装置中的纳米线的纳米线的段明显短于参照图2讨论的二维纳米级存储器装置中的，基本上为结的长度。此外，二极管和互连状的电子部件全部出现在第一多路分离器层和第二多路分离器层中，而存储器位存储元件出现在三维纳米级多路复用器的双稳态位存储层中。由于不同类型的结可与装置中的不同层隔离，因此可以避免昂贵的掩蔽和掩模对准步骤。
本发明的三维纳米级电路和装置在多个不同的方面中是三维的。首先，可以在三个独立的方向上在这些电路和装置中制备非线性的信号通路，而不是仅在比如参照图2讨论的纳米级存储器的基本二维的装置的两个独立方向上。例如，在图2中示出的纳米级存储器中，信号通路可以被任意构造成访问装置的平面中的特定位置，但一旦选择位置或单位存储元件，信号就仅在单独的垂直通路段中垂直地通过单位存储元件传送。相比之下，如图10中示出的，除了特定层的平面中的段之外，信号通路还可以由多个垂直的段构造。其次，在三维纳米级电路和装置中可以在三个独立的方向上一起互连纳米线结，而不是在当前的基本二维的电路和装置中在两个方向上。最后，本发明的三维装置可以包括任意数量的功能性不同的层，每一个具有与在邻接层中不同类型的纳米线结或其他纳米级特征。
尽管已经根据具体实施例描述了本发明，但并不旨在将本发明限制在这些实施例。在本发明的精神内的修改对本领域技术人员是显而易见的。例如，可以应用用于构造在上面关于三维纳米级存储器讨论的三维多层纳米级电子装置的一般方法来构造基本上不限数量的不同类型的装置，包括可编程阵列、多路复用器、多路分离器、组合逻辑和存储器电路，以及任何数量的专用电路和装置。不同类型的纳米级三维装置和电路可能需要不同数量的层，每一层具有不同的化学成分、结构、组织和其他可利用的特征。作为一个具体的例子，特定类型的纳米线，被称作“切割器线”，可被包括在传统的二维纳米线交叉杆中，以便允许通过化学或电子地切割一个或多个切割器线来划分交叉杆。不幸的是，对给定的应用识别合适的切割器线，以及为了切割切割器线而施加必需的刺激物可以是有问题，并且会显著地增大利用切割器线制备的装置的成本。相比之下，一个或多个切割器线层可被包括在多层、三维纳米级装置中，消除了对各个切割器线的精确识别，以及专用的掩蔽和掩模对准操作的需要。如上面讨论的，可以由几乎不限数量的不同材料制备纳米线，亚微米级和微米级地址线，源电压线和其他部件，所述材料包括基本金属，金属合金，导电聚合物，复合材料，半导体以及其他导电或半导电材料和化合物。用于制备纳米线的技术包括自组装和从表面转移，在适当的位置化学合成，压印光刻和其他技术。用于制备具体类型的纳米线结的技术包括沉积特定化学成分的特定层，电子或化学地访问结以配置具体类型的纳米线结，以及其他技术。也可以通过改变纳米线交叉的几何形状和距离来制备不同类型的结。三维纳米级电路和装置可被界面连接至较大的电路和装置，并且被包括在较大的电路和装置中，在尺寸上不管是纳米级，混合微米级/纳米级，还是传统的亚微米级或微米级。
为了解释的目的，前面的描述使用具体的名称来提供对本发明的完全理解。然而，对本领域技术人员来说显而易见的是，为了实践本发明，不需要具体的细节。为了解释和描述而提出本发明的具体实施例的前面描述。它们并不旨在是详尽的或者将本发明限制于公开的精确形式。明显地，考虑到上面的教导，多种修改和变形是可能的。示出和描述这些实施例是为了最佳解释本发明的原理和它的实际应用，从而允许本领域的其他技术人员最佳地利用本发明和具有适用于预期的具体应用的多种修改的多种实施例。本发明的范围旨在由下面的权利要求及其等价物来限定。

Claims (10)

1.一种三维纳米级电子装置，包括：
第一功能层，包括多个第一纳米线(502-509)、多个第一信号线(402-406)和第一类型的纳米线结(510)，该第一类型的纳米线结连接所述多个第一信号线(402-406)和所述多个第一纳米线(502-509)；以及
一个或多个第二功能层，该一个或多个第二功能层一个在另一个之上地堆叠，该一个或多个第二功能层包括与所述多个第一纳米线(502-509)垂直的多个第二纳米线(702-709)、多个第二信号线(902-906)和一个或多个第二类型的纳米线结(802)，该第二类型的纳米线结连接所述多个第二信号线(902-906)和所述多个第二纳米线(702-709)，该一个或多个第二功能层堆叠在第一功能层之上以形成三维结构，第一功能层和该一个或多个第二功能层通过纳米线、纳米线结、微米级信号线、以及亚微米级信号线中的一个或多个互连。
2.权利要求1的三维纳米级电子装置，其中能够在三个独立的方向上制备信号通路(1016)。
3.权利要求1的三维纳米级电子装置，其中第一功能层和该一个或多个第二功能层均包括通过选择性制备的所述第一类型和所述第二类型纳米线结(510，802)与附加特征互连的多个平行的第一和第二纳米线(502-509和702-709)。
4.权利要求3的三维纳米级电子装置，其中所述附加特征包括下述中的一个或多个：
纳米线；
微米级线；
亚微米级线；
接触焊盘(306-313)；以及
电子部件，包括晶体管、电阻器、二极管、以及互连。
5.权利要求1的三维纳米级电子装置，其中
所述第一功能层是第一多路分离器层；
所述第二功能层是第二多路分离器层；
还包括纳米线交叉杆存储器(602)，其在来自所述第一功能层的所述第一纳米线(502-509)与来自所述第二功能层的所述第二纳米线(702-709)交叉处形成。
6.权利要求1的三维纳米级电子装置，进一步包括：
接触焊盘(306-313)，其允许外部信号和源电压线与三维纳米级电子装置互连。
7.一种用于实施三维纳米级装置的方法，该方法包括：
制备包括多个第一纳米线(502-509)、多个第一信号线(402-406)和第一类型的纳米线结(510)的第一功能层，该第一类型的纳米线结连接所述多个第一信号线(402-406)和所述多个第一纳米线(502-509)；
制备一个在另一个之上地堆叠的一个或多个第二功能层，该一个或多个第二功能层包括与所述多个第一纳米线(502-509)垂直的多个第二纳米线(702-709)、多个第二信号线(902-906)和一个或多个第二类型的纳米线结(802)，该第二类型的纳米线结连接所述多个第二信号线(902-906)和所述多个第二纳米线(702-709)，该一个或多个第二功能层堆叠在第一功能层之上以形成三维结构；以及
借助纳米线、纳米线结、微米级信号线、以及亚微米级信号线中的一个或多个在第一功能层和该一个或多个第二功能层之间提供互连。
8.权利要求7的方法，进一步包括在每一个功能层中制备通过选择性制备的所述第一类型和所述第二类型纳米线结(510，802)与附加特征互连的多个平行的第一和第二纳米线(502-509和702-709).
9.权利要求7的方法，其中纳米级装置是存储器装置，
其中所述第一功能层是第一多路分离器层；
所述第二功能层是第二多路分离器层；
纳米级装置还包括纳米线交叉杆存储器(602)，其在来自所述第一功能层的所述第一纳米线(502-509)与来自所述第二功能层的所述第二纳米线(702-709)交叉处形成；
所述方法进一步包括：
制备第一多路分离器层；
在第一多路分离器层上制备纳米线交叉杆存储器(602)；以及
在纳米线交叉杆存储器上制备第二多路分离器层。
10.权利要求9的方法，进一步包括：
制备允许外部信号和源电压线与存储器装置互连的接触焊盘(306-313)。
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