CN101158876A - 一种基于dsp和fpga的双排钢坯视觉定位装置 - Google Patents

Abstract

本发明涉及一种基于DSP和FPGA的视觉双排钢坯定位装置。其技术方案是：将CCD摄像机模块与A/D转换模块的模拟输入端连接，A/D转换模块的视频输出端、同步控制输出端、IIC总线端分别与FPGA模块的视频输入端、同步控制输入端、IIC总线端连接，FPGA模块的视频输出端、地址端、DSP通信控制端分别与DSP模块的数据端、地址端、DSP通信控制端连接，DSP模块的电机控制输出端与电机驱动模块的电机控制输入端连接，电机驱动模块的驱动控制输出端与钢坯轨道同步电机的驱动控制输入端连接。该装置具有系统响应速度快、数据处理速度高、系统的体积小、定位精度高、现场工作可靠、易于嵌入原有控制系统的特点。

Description

一种基于DSP和FPGA的双排钢坯视觉定位装置

技术领域

本发明属于工业加热炉视觉定位装置。尤其涉及一种基于DSP和FPGA的工业加热炉视觉双排钢坯定位装置。

背景技术

在工业生产过程中，存在大量需要准确定位和测量的工序，如轧钢过程中的工业热炉内钢坯定位问题，钢材在轧制前必须经过加热炉工序。其目的是提高钢坯塑性、降低变形抗力以及改善金属内部组织性能，以满足后续轧制加工的要求，加热炉的运行状况直接影响钢材质量和产量。

钢坯在加热炉采用双排布料的目的是充分利用能源、提高产量。正常生产过程中，进入加热炉的钢坯不允许并列钢坯相互粘连，还必须保证钢坯不碰撞炉壁。但是炉内冗余空间小，故炉内钢坯定位是该工序的技术难点之一。由于加热炉内温度在300℃～1750℃之间变化，传统的定位方式，如机械挡板、光电计数、位置变送器和人工监控等方法，虽然测量方法简单，但是存在定位精度低、设备维护成本高、要求加热炉内有足够的冗余空间等问题，例如“钢坯定位控制系统在步进梁式加热炉中的应用”(崔魏莱芜钢铁集团有限公司自动化部钢区维护车间测控自动化2004.2)和“步进梁式加热炉钢坯定位控制系统”(王大海，段方民，王峰莱芜钢铁集团有限公司自动化部冶金自动化2002.4)采用推钢机位置变送器的钢坯定位测量方式，由于位置变送器测量步距和步进梁的设定步距有误差，在控制过程中要对步进梁的执行步距作补偿，而且位置变送器还要定期检查，否则会引起定位不准钢坯被卡在加热炉内的故障。机器视觉是一种准确度和低成本兼容的生产过程检测技术，在工业生产领域得到了较广泛的应用。

目前工业上使用的机器视觉系统绝大多数仍然是纯软件的设计，即机器视觉系统由PC控制计算机、图像采集卡、以及相应的I/O板组成。图像的处理和分析软件都是基于PC机开发的，例如“基于视觉的复杂工业生产过程智能控制系统”(张勇，董吉文，陈月辉济南大学信息科学与工程学院控制工程2004.3)是由一台PC机、封闭式照明系统、两个彩色CCD摄像机和图像采集卡组成；“一种用于加热炉内的钢坯定位控制装置”(方康玲，刘新海，陈国年实用新型专利CN2636177Y2004)采用了一种由计算机、图像采集卡、摄像机、I/O板、控制继电器等组成的加热炉控制装置。这种视觉系统存在实时响应速度慢、体积庞大、系统通用性差、与原有的控制系统的可嵌入性差等缺点。

发明内容

本发明的目的是提供一种系统响应速度快、数据处理速度高、系统的体积小、定位精度高、现场工作可靠、易于嵌入原有控制系统的基于DSP和FPGA视觉双排钢坯定位装置。

为实现上述目的，本发明所采用的技术方案是：FPGA模块由用Verilog硬件描述语言编写的视频输入模块、主逻辑控制模块、图像预处理模块、视频输出模块组成，DSP模块由用C语言编写的定位模块、驱动控制模块组成。

将CCD摄像机模块通过同轴电缆与A/D转换模块的模拟输入端连接；A/D转换模块的视频输出端与FPGA模块的视频输入端连接，A/D转换模块的同步控制输出端与FPGA模块的同步控制输入端连接，A/D转换模块的IIC总线端与FPGA模块的IIC总线端连接；FPGA模块的视频输出端与DSP模块的数据端连接，FPGA模块的地址端与DSP模块的地址端连接，FPGA模块的DSP通信控制端与DSP模块的DSP通信控制端连接；DSP模块的电机控制输出端与电机驱动模块的电机控制输入端连接，电机驱动模块的驱动控制输出端与钢坯轨道同步电机的驱动控制输入端连接。

FPGA模块的SDRAM数据端、SDRAM地址输出端、SDRAM控制输出端分别与相应的SDRAM模块的数据端、地址输入端、控制输入端连接，FPGA模块的SDRAM1数据端、SDRAM1地址输出端、SDRAM1控制输出端分别与相应的SDRAM1模块的数据端、地址输入端、控制输入端连接，FPGA模块的时钟输入端与时钟模块时钟输出端连接，FPGA模块的复位输入端与复位开关模块的复位端连接。

DSP模块的SDRAM2控制输出端、SDRAM2数据端、SDRAM2地址输出端分别与相应的SDRAM2模块的控制输入端、数据端、地址输入端连接，DSP模块的FLASH控制输出端、FLASH数据端、FLASH地址输出端分别与相应的FLASH模块的控制输入端、数据端、地址输入端连接，DSP模块的时钟输入端与时钟模块2的时钟输出端连接，DSP模块的复位输入端与复位开关模块的复位端连接，DSP模块的传感器输入端与传感器模块的输出端连接。

在FPGA模块中，主逻辑控制模块由时钟分频模块、同步和控制模块、地址发生模块组成。其中：

主逻辑控制模块的时钟分频模块的时钟输入端CLK与时钟模块的时钟输出端CLK连接，时钟分频模块的时钟输出端CLK1分别与主逻辑控制模块的地址发生模块、同步和控制模块的时钟输入端CLK1连接，时钟分频模块的时钟输出端CLK1分别与FPGA模块的视频输入模块、图像预处理模块、视频输出模块的时钟输入端CLK1连接，时钟分频模块的同步场频输出端LLC2与视频输出模块的同步场频输入端LLC2连接。

主逻辑控制模块的同步和控制模块的同步场频输入端LLC、同步水平输入端HS、同步垂直输入端VS分别与相应的A/D转换模块的同步场频输出端LLC、同步水平输出端HS、同步垂直输出端VS连接，同步和控制模块的复位端RESET与复位开关模块的复位输出端RESET连接，同步和控制模块的DSP初始化输入端INIT、DSP请求输入端DSP_ReQ、DSP读写输入端DSP_R分别与相应的DSP模块的初始化端INIT、请求端DSP_ReQ、读写端DSP_R连接，同步和控制模块的准备输出端READY1与DSP模块的准备输入端READY1连接，同步和控制模块的复位输出端RESET1分别与主逻辑控制模块的地址发生模块、时钟分频模块的复位输入端RESET1连接，同步和控制模块的复位输出端RESET1分别与FPGA模块的视频输入模块、视频输出模块、图像预处理模块的复位输入端RESET1连接，同步和控制模块的读写输出端R/W、准备输入端READY分别与图像预处理模块的读写输入端R/W、准备输出端READY连接，同步和控制模块的同步移位输出端TCLK与视频输入模块的同步移位输入端TCLK连接，同步和控制模块的同步输出端HS1、VS1与地址发生模块的同步输入端HS1、VS1连接。

主逻辑控制模块的地址发生模块的地址输出端A[18:0]与图像预处理模块的地址输入端A[18:0]连接。

在FPGA模块中，视频输入模块由IIC控制器模块、FIFO1模块、FIFO2模块、移位寄存器模块组成。其中：

视频输入模块的IIC控制器模块的命令输入端CMD与主逻辑控制模块的命令输出端CMD连接；IIC控制器模块的IIC总线端SCL、SDA与相应的A/D转换模块的IIC总线端SCL、SDA连接，IIC控制器模块的复位输入端RESET1、时钟输入端CLK1分别与主逻辑控制模块的复位输出端RESET1、时钟输出端CLK1连接。

视频输入模块的移位寄存器模块的视频输入端VPO[15:0]与A/D转换模块的视频输出端VPO[15:0]连接，移位寄存器模块的移位输出端DY1[7:0]与FIFO1模块的移位输入端DY1[7:0]连接，移位寄存器模块的移位输出端DA1[7:0]与图像预处理模块的视频输入端DA1[7:0]连接，移位寄存器模块的复位输入端RESET1、时钟输入端CLK1、同步移位时钟输入端TCLK分别与主逻辑控制模块的复位输出端RESET1、时钟输出端CLK1、同步移位时钟输出端TCLK连接。

视频输入模块的FIFO1模块的移位输入端DY1[7:0]与移位寄存器模块的移位输出端DY1[7:0]连接，FIFO1模块的复位输入端RESET1、时钟输入端CLK1、同步移位时钟输入端TCLK分别与主逻辑控制模块的复位输出端RESET1、时钟输出端CLK1、同步移位时钟输出端TCLK连接，FIFO1模块的移位输出端DY2[7:0]与FIFO2模块的移位输入端DY2[7:0]连接，FIFO1模块的移位输出端DA2[7:0]与图像预处理模块的视频输入端DA2[7:0]连接。

视频输入模块的FIFO2模块的移位输入端DY2[7:0]与FIFO1模块的移位输出端DY2[7:0]连接，FIFO2模块的复位输入端RESET1、时钟输入端CLK1、同步移位时钟输入端TCLK分别与主逻辑控制模块的复位输出端RESET1、时钟输出端CLK1、同步移位时钟输出端TCLK连接，FIFO2模块的移位输出端DA3[7:0]与图像预处理模块的视频输入端DA3[7:0]连接。

A/D转换模块的输出端LLC、HS、VS与主逻辑控制模块相应的输入端LLC、HS、VS连接，DSP模块的初始化输出端INIT与主逻辑控制模块的输入端INIT连接。

在FPGA模块中，图像预处理模块由3×3滤波模块、线性校正模块、SDRAM控制模块组成。其中：

图像预处理模块的3×3滤波模块的视频输入端DA1[7:0]、视频输入端DA2[7:0]、视频输入端DA3[7:0]与视频输入模块的相应移位输出端DA1[7:0]、移位输出端DA2[7:0]、移位输出端DA3[7:0]连接，3×3滤波模块的视频输出端DB[7:0]与线性校正模块的视频输入端DB[7:0]连接，3×3滤波模块的时钟输入端CLK1、复位输入端RESET1与主逻辑控制模块的时钟输出端CLK1、复位输出端RESET1连接。

图像预处理模块的线性校正模块的视频输入端DB[7:0]与3×3滤波模块的视频输出端DB[7:0]连接，线性校正模块的地址输入端A[18:0]与主逻辑控制模块的地址输出端A[18:0]连接，线性校正模块的视频输出端D1[7:0]、视频输出端D2[7:0]分别与相应的SDRAM模块的数据端D1[7:0]、SDRAM1模块的数据端D2[7:0]连接，线性校正模块的准备输出端READY与主逻辑控制模块的准备输入端READY连接，线性校正模块的时钟输入端CLK1、复位输入端RESET1与主逻辑控制模块的时钟输出端CLK1、复位输出端RESET1连接。

图像预处理模块的SDRAM控制模块的地址输入端A[18:0]与主逻辑控制模块的地址输出端A[18:0]连接，SDRAM控制模块的读写输入端R/W与主逻辑控制模块的读写输出端R/W连接，SDRAM控制模块的地址输出端A1[18:0]、A2[18:0]分别与SDRAM模块的地址输入端A1[18:0]、SDRAM1模块的地址输入端A2[18:0]连接，SDRAM控制模块的SDRAM读写输出端SDR/W、读写输出端SDR/W1分别与SDRAM模块的读写输入端SDR/W、SDRAM1模块的读写输入端SDR/W1连接，SDRAM控制模块的SDRAM片选输出端CE、片选输出端CE1分别与SDRAM模块的片选输入端CE、SDRAM1模块的片选输入端CE1连接，SDRAM控制模块的时钟输入端CLK1、复位输入端RESET1与主逻辑控制模块的时钟输出端CLK1、复位输出端RESET1连接。

在FPGA模块中，视频输出模块由FIFOA模块、FIFOB模块组成。其中：

FIFOA模块的视频输入端D1[7:0]、FIFOB模块的视频输入端D2[7:0]分别与相应的SDRAM模块的数据端D1[7:0]、SDRAM1模块的数据端D2[7:0]连接，FIFOA模块的视频输出端ED[7:0]、FIFOB模块的视频输出端ED[15:8]分别与相应的DSP模块的数据端ED[7:0]、数据端ED[15:8]连接，FIFOA模块的地址端EA[18:0]、FIFOB模块的地址端EA[18:0]与DSP模块的地址端EA[18:0]连接；FIFOA模块的时钟输入端CLK1、复位输入端RESET1、同步场频输入端LLC2分别与主逻辑控制模块的时钟输出端CLK1、复位输出端RESET1、输出端LLC2连接。

FIFOB模块的时钟输入端CLK1、复位输入端RESET1、同步场频输入端LLC2分别与主逻辑控制模块的时钟输出端CLK1、复位输出端RESET1、输出端LLC2连接。

图像预处理模块的准备输出端READY、时钟输入端CLK1、读写输入端R/W、地址输入端A[18:0]分别与主逻辑控制模块的准备输入端READY、时钟输出端CLK1、读写输出端R/W、地址输出端A[18:0]连接，图像预处理模块的地址输出端A1[18:0]、地址输出端A2[18:0]分别与SDRAM模块地址输入端A1[18:0]、SDRAM1模块的地址输入端A2[18:0]连接，图像预处理模块的SDRAM片选输出端CE、片选输出端CE1分别与相应的SDRAM模块片选输入端CE、SDRAM1模块片选输入端CE1连接；图像预处理模块的SDRAM读写输出端SDR/W、读写输出端SDR/W1分别与相应的SDRAM模块的读写输入端SDR/W、SDRAM1模块的读写输入端SDR/W1连接。

主逻辑控制模块的准备输出端READY1与DSP模块的准备输入端READY1连接，主逻辑控制模块的同步场频输出端LLC2与DSP模块的同步场频输入端LLC2连接，主逻辑控制模块相应的请求输入端DSP_ReQ、读写输入端DSP_R分别与DSP模块的请求输出端DSP_ReQ、读写输出端DSP_R连接。

本技术方案中，DSP模块由用C语言编写的定位模块、驱动控制模块组成。其中：DSP模块的地址端EA[18:0]、数据端ED[7:0]、数据端ED[15:8]、同步场频输入端LLC2、请求输出端DSP_ReQ、读写输出端DSP_R、初始化输出端INIT、准备输入端READY1分别与相应的FPGA模块的地址端EA[18:0]、视频输出端ED[7:0]、视频输出端ED[15:8]、同步场频输出端LLC2、请求输入端DSP_ReQ、读写输入端DSP_R、初始化输入端INIT、准备输出端READY1连接，DSP模块的SDRAM2读写端DSP_R/W、SDRAM2片选端CE3、地址端EA[11:2]、数据端ED[31:0]分别与相应的SDRAM2模块的读写端DSP_R/W、片选端CE3、地址端EA[11:2]、数据端ED[31:0]连接，DSP模块的FLASH读写端DSP_FR/W、FLASH片选端CE4、地址端EA[17:2]、数据端ED[15:0]分别与相应的FLASH模块的读写端DSP_FR/W、片选端CE4、地址端EA[17:2]、数据端ED[15:0]连接，DSP模块的传感器输入端YC与传感器模块的传感器输出端YC连接，DSP模块的电机控制输出端Uout与电机驱动模块的电机控制输入端Uout连接，DSP模块的复位端RESET与复位开关模块的RESET连接，DSP模块的时钟输入端DSP_CLK与时钟模块2的时钟输出端DSP_CLK连接。

在DSP模块中，定位模块由背景差处理子程序、自适应背景更新子程序构成。其中：

定位模块的背景差处理子程序采用列投影背景差算法，其计算步骤是，先读入经过预处理的钢坯采样图像，再计算采样图像和背景图像的差，然后计算背景差图像的列投影和列投影灰度值超过阈值T1的列数F1，为了提高边缘的识别精度，采用滑动采样窗口模式比较的方法，在采样图像背景差图像上滑动大小为170×50象素的采样窗口，计算采样窗口内各列投影之间灰度值变化超过阈值T2的列数F2，最后根据最小邻域判断定理，计算采样图像的钢坯边缘特征值与离线获得的钢坯边缘特征值的偏差值M：

$M=\sqrt{{(F1-a)}^2+{(F2-b)}^2}$

式中：a为列投影灰度值变化特征值，

b列投影灰度值之间变化特征值；

当M小于特征值变化阈值T3时，滑动采样窗口中的钢坯边缘特征与离线获得的钢坯边缘特征相匹配，背景差处理子程序由滑动采样窗口列投影灰度值最小的列标号推算出钢坯前缘或后缘的位置值YTx。

定位模块的自适应背景更新子程序采用多背景图像更新模型，先将钢坯采样图像的背景模型分成光线亮背景图像、光线适中背景图像和光线弱背景图像三类，背景图像的每个象素点用一个高斯分布来描述：

$\mathrm{\η}(I(x,y,t),\mathrm{\μ}(x,y),{\mathrm{\σ}}^2(x,y))=1/\sqrt{2\mathrm{\π}}\left(e^{-I(x,y,t)-\mathrm{\μ}{(x,y)}^2/{2\mathrm{\σ}}^2(x,y)}\right)$

式中：I(x，y，t)为(x，y)处的像素的灰度值，

μ(x，y)为高斯分布的均值，

σ²(x，y)为高斯分布的方差；

再在采样图像中选择三个特征检测区域A、B、C，若没有运动目标的出现，检测区域内的像素灰度值一般仅随光线变化，其大小均为50×50像素，分别计算检测区域A、B、C在光线亮背景图像、光线适中背景图像和光线弱背景图像的三个背景图像模型中的高斯分布归一化变化矩阵，然后按照三个特征检测区离线获得的在光线亮背景图像、光线适中背景图像和光线弱背景图像的三个背景图像模型中的权重向量：

K＝[K_A，K_B，K_C]^T

式中：K_A，K_B，K_C为采样区A、B、C的权重系数；

计算特征检测区A、B、C属于光线亮背景图像、光线适中背景图像和光线弱背景图像的三个背景图像模型的可能值，取它们的最大值为相应背景图像的标号Index，输出相应背景图像的标号Index到背景差处理子程序中，背景差处理子程序按照Index的值，从FLASH模块中读入相对应的背景图像，实时更换列投影背景差算法中的背景图像。

在DSP模块中，驱动控制模块由信号融合子程序、钢坯定位控制子程序构成。其中：

驱动控制模块的信号融合子程序是将传感器模块的输入值YC与定位模块的输入值YTx进行数据融合，计算公式为：

Yout＝αYTx+(1-α)YC

式中：Yout为信号融合子程序的钢坯位置输出值，

YTx为定位模块输入值，

YC为传感器的输入值，

α为修正系数；

驱动控制模块的钢坯定位控制子程序根据融合子程序的钢坯位置输出值Yout，采用智能PID控制算法，输出相应电机控制量Uout。

由于采用上述技术方案，本发明采用CCD摄像机采集加热炉内的钢坯运动图像信号，利用FPGA模块的并行处理特性、DSP模块的高速数据处理特性，先在FPGA模块中对采集图像进行快速的图像预处理，然后在DSP模块中采用多背景图像更新模型定位算法，实时提取钢坯的边缘信号，输出相应的控制信号，控制加热炉钢坯同步轨道电机。

因此，本发明具有响应速度快、数据处理速度高、系统的体积小、定位精度高、现场工作可靠、易于嵌入原有控制系统的特点。

附图说明

图1是本发明的一种结构示意图；

图2是图1中FPGA模块的主逻辑控制器模块的结构示意图；

图3是图1中FPGA模块的视频输入模块的结构示意图；

图4是图1中FPGA模块的图像预处理模块的结构示意图；

图5是图1中FPGA模块的视频输出模块的结构示意图；

图6是图1中DSP模块的结构示意图。

具体实施方式

下面结合具体实施方式对本发明作进一步描述：

一种基于DSP和FPGA的视觉双排钢坯定位装置，该装置中的FPGA模块由用Verilog硬件描述语言编写的视频输入模块、主逻辑控制模块、图像预处理模块、视频输出模块组成，DSP模块由用C语言编写的定位模块、驱动控制模块组成。

本装置的结构如图1所示：将CCD摄像机模块通过同轴电缆与A/D转换模块的模拟输入端连接；A/D转换模块的视频输出端与FPGA模块的视频输入端连接，A/D转换模块的同步控制输出端与FPGA模块的同步控制输入端连接，A/D转换模块的IIC总线端与FPGA模块的IIC总线端连接；FPGA模块的视频输出端与DSP模块的数据端连接，FPGA模块的地址端与DSP模块的地址端连接，FPGA模块的DSP通信控制端与DSP模块的DSP通信控制端连接；DSP模块的电机控制输出端与电机驱动模块的电机控制输入端连接，电机驱动模块的驱动控制输出端与钢坯轨道同步电机的驱动控制输入端连接。

FPGA模块的SDRAM数据端、SDRAM地址输出端、SDRAM控制输出端分别与相应的SDRAM模块的数据端、地址输入端、控制输入端连接，FPGA模块的SDRAM1数据端、SDRAM1地址输出端、SDRAM1控制输出端分别与相应的SDRAM1模块的数据端、地址输入端、控制输入端连接，FPGA模块的时钟输入端与时钟模块时钟输出端连接，FPGA模块的复位输入端与复位开关模块的复位端连接。

DSP模块的SDRAM2控制输出端、SDRAM2数据端、SDRAM2地址输出端分别与相应的SDRAM2模块的控制输入端、数据端、地址输入端连接，DSP模块的FLASH控制输出端、FLASH数据端、FLASH地址输出端分别与相应的FLASH模块的控制输入端、数据端、地址输入端连接，DSP模块的时钟输入端与时钟模块2的时钟输出端连接，DSP模块的复位输入端与复位开关模块的复位端连接，DSP模块的传感器输入端与传感器模块的输出端连接。

本装置中，FPGA模块中的主逻辑控制模块如图2所示，由时钟分频模块、同步和控制模块、地址发生模块组成。其中：

主逻辑控制模块的时钟分频模块的时钟输入端CLK与时钟模块的时钟输出端CLK连接，时钟分频模块的时钟输出端CLK1分别与主逻辑控制模块的地址发生模块、同步和控制模块的时钟输入端CLK1连接，时钟分频模块的时钟输出端CLK1分别与FPGA模块的视频输入模块、图像预处理模块、视频输出模块的时钟输入端CLK1连接，时钟分频模块的同步场频输出端LLC2与视频输出模块的同步场频输入端LLC2连接。

主逻辑控制模块的同步和控制模块的同步场频输入端LLC、同步水平输入端HS、同步垂直输入端VS分别与相应的A/D转换模块的同步场频输出端LLC、同步水平输出端HS、同步垂直输出端VS连接，同步和控制模块的复位端RESET与复位开关模块的复位输出端RESET连接，同步和控制模块的DSP初始化输入端INIT、DSP请求输入端DSP_ReQ、DSP读写输入端DSP_R分别与相应的DSP模块的初始化端INIT、请求端DSP_ReQ、读写端DSP_R连接，同步和控制模块的准备输出端READY1与DSP模块的准备输入端READY1连接，同步和控制模块的复位输出端RESET1分别与主逻辑控制模块的地址发生模块、时钟分频模块的复位输入端RESET1连接，同步和控制模块的复位输出端RESET1分别与FPGA模块的视频输入模块、视频输出模块、图像预处理模块的复位输入端RESET1连接，同步和控制模块的读写输出端R/W、准备输入端READY分别与图像预处理模块的读写输入端R/W、准备输出端READY连接，同步和控制模块的同步移位输出端TCLK与视频输入模块的同步移位输入端TCLK连接，同步和控制模块的同步输出端HS1、VS1与地址发生模块的同步输入端HS1、VS1连接。

主逻辑控制模块的地址发生模块的地址输出端A[18:0]与图像预处理模块的地址输入端A[18:0]连接。

本装置中，FPGA模块中的视频输入模块如图3所示，由IIC控制器模块、FIFO1模块、FIFO2模块、移位寄存器模块组成。其中：

视频输入模块的IIC控制器模块的命令输入端CMD与主逻辑控制模块的命令输出端CMD连接；IIC控制器模块的IIC总线端SCL、SDA与相应的A/D转换模块的IIC总线端SCL、SDA连接，IIC控制器模块的复位输入端RESET1、时钟输入端CLK1分别与主逻辑控制模块的复位输出端RESET1、时钟输出端CLK1连接。

视频输入模块的移位寄存器模块的视频输入端VPO[15:0]与A/D转换模块的视频输出端VPO[15:0]连接，移位寄存器模块的移位输出端DY1[7:0]与FIFO1模块的移位输入端DY1[7:0]连接，移位寄存器模块的移位输出端DA1[7:0]与图像预处理模块的视频输入端DA1[7:0]连接，移位寄存器模块的复位输入端RESET1、时钟输入端CLK1、同步移位时钟输入端TCLK分别与主逻辑控制模块的复位输出端RESET1、时钟输出端CLK1、同步移位时钟输出端TCLK连接。

视频输入模块的FIFO1模块的移位输入端DY1[7:0]与移位寄存器模块的移位输出端DY1[7:0]连接，FIFO1模块的复位输入端RESET1、时钟输入端CLK1、同步移位时钟输入端TCLK分别与主逻辑控制模块的复位输出端RESET1、时钟输出端CLK1、同步移位时钟输出端TCLK连接，FIFO1模块的移位输出端DY2[7:0]与FIFO2模块的移位输入端DY2[7:0]连接，FIFO1模块的移位输出端DA2[7:0]与图像预处理模块的视频输入端DA2[7:0]连接。

视频输入模块的FIFO2模块的移位输入端DY2[7:0]与FIFO1模块的移位输出端DY2[7:0]连接，FIFO2模块的复位输入端RESET1、时钟输入端CLK1、同步移位时钟输入端TCLK分别与主逻辑控制模块的复位输出端RESET1、时钟输出端CLK1、同步移位时钟输出端TCLK连接，FIFO2模块的移位输出端DA3[7:0]与图像预处理模块的视频输入端DA3[7:0]连接。

A/D转换模块的输出端LLC、HS、VS与主逻辑控制模块相应的输入端LLC、HS、VS连接，DSP模块的初始化输出端INIT与主逻辑控制模块的输入端INIT连接。

本装置中，FPGA模块中的图像预处理模块如图4所示，由3×3滤波模块、线性校正模块、SDRAM控制模块组成。其中：

图像预处理模块的3×3滤波模块的视频输入端DA1[7:0]、视频输入端DA2[7:0]、视频输入端DA3[7:0]与视频输入模块的相应移位输出端DA1[7:0]、移位输出端DA2[7:0]、移位输出端DA3[7:0]连接，3×3滤波模块的视频输出端DB[7:0]与线性校正模块的视频输入端DB[7:0]连接，3×3滤波模块的时钟输入端CLK1、复位输入端RESET1与主逻辑控制模块的时钟输出端CLK1、复位输出端RESET1连接。

3×3滤波模块采用的中值滤波算法，其步骤是：

首先将每一列按照升序排序，然后取第一排的最大值、第二排的中值、第三排的最小值，最后取这三个值的中值。

max1＝max(A[0，0]，A[0，1]，A[0，2])

med2＝med(A[1，0]，A[1，1]，A[1，2])

min3＝min(A[2，0]，A[2，1]，A[2，2])

med＝med(max1，med2，min3)

式中：A[i，j]为3×3滤波模板对应的象素灰度值(i＝0，1，2；  j＝0，1，2)；

3×3滤波模块的输出端DB[7:0]输出经过中值滤波处理后的视频信号。

图像预处理模块的线性校正模块的视频输入端DB[7:0]与3×3滤波模块的视频输出端DB[7:0]连接，线性校正模块的地址输入端A[18:0]与主逻辑控制模块的地址输出端A[18:0]连接，线性校正模块的视频输出端D1[7:0]、视频输出端D2[7:0]分别与相应的SDRAM模块的数据端D1[7:0]、SDRAM1模块的数据端D2[7:0]连接，线性校正模块的准备输出端READY与主逻辑控制模块的准备输入端READY连接，线性校正模块的时钟输入端CLK1、复位输入端RESET1与主逻辑控制模块的时钟输出端CLK1、复位输出端RESET1连接。为了修正图像的畸形，线性校正模块采用线性修正算法对采集的图像进行校正，计算公式为：

x′＝a₁+a₂x+a₃y+a₄x²+a₅xy+a₆y²

     +a₇x³+a₈x²y+a₉xy²+a₁₀y³

y′＝b₁+b₂x+b₃y+b₄x²+b₅xy+b₆y²

     +b₇x³+b₈x²y+b₉xy²+b₁₀y³

式中：a_i、b_i为修正系数，i＝1，2，3…10；

图像完成线性校正后，线性校正模块输出图像处理完成的准备信号READY到主逻辑控制模块中。

图像预处理模块的SDRAM控制模块的地址输入端A[18:0]与主逻辑控制模块的地址输出端A[18:0]连接，SDRAM控制模块的读写输入端R/W与主逻辑控制模块的读写输出端R/W连接，SDRAM控制模块的地址输出端A1[18:0]、A2[18:0]分别与SDRAM模块的地址输入端A1[18:0]、SDRAM1模块的地址输入端A2[18:0]连接，SDRAM控制模块的SDRAM读写输出端SDR/W、读写输出端SDR/W1分别与SDRAM模块的读写输入端SDR/W、SDRAM1模块的读写输入端SDR/W1连接，SDRAM控制模块的SDRAM片选输出端CE、片选输出端CE1分别与SDRAM模块的片选输入端CE、SDRAM1模块的片选输入端CE1连接，SDRAM控制模块的时钟输入端CLK1、复位输入端RESET1与主逻辑控制模块的时钟输出端CLK1、复位输出端RESET1连接。

经过滤波和修正的数字图像信号采用“乒乓”存储的方式，按图像的奇偶场分别存储到SDRAM模块和SDRAM1模块中，一帧图像处理后，FPGA模块的主逻辑控制模块输出准备信号READY1，通知DSP模块读取处理过的图像数据。

本装置中，FPGA模块中的视频输出模块如图5所示，由FIFOA模块、FIFOB模块组成。其中：

FIFOA模块的视频输入端D1[7:0]、F[FOB模块的视频输入端D2[7:0]分别与相应的SDRAM模块的数据端D1[7:0]、SDRAM1模块的数据端D2[7:0]连接，FIFOA模块的视频输出端ED[7:0]、FIFOB模块的视频输出端ED[15:8]分别与相应的DSP模块的数据端ED[7:0]、数据端ED[15:8]连接，FIFOA模块的地址端EA[18:0]、FIFOB模块的地址端EA[18:0]与DSP模块的地址端EA[18:0]连接；FIFOA模块的时钟输入端CLK1、复位输入端RESET1、同步场频输入端LLC2分别与主逻辑控制模块的时钟输出端CLK1、复位输出端RESET1、输出端LLC2连接。

FIFOB模块的时钟输入端CLK1、复位输入端RESET1、同步场频输入端LLC2分别与主逻辑控制模块的时钟输出端CLK1、复位输出端RESET1、输出端LLC2连接。

图像预处理模块的准备输出端READY、时钟输入端CLK1、读写输入端R/W、地址输入端A[18:0]分别与主逻辑控制模块的准备输入端READY、时钟输出端CLK1、读写输出端R/W、地址输出端A[18:0]连接，图像预处理模块的地址输出端A1[18:0]、地址输出端A2[18:0]分别与SDRAM模块地址输入端A1[18:0]、SDRAM1模块的地址输入端A2[18:0]连接，图像预处理模块的SDRAM片选输出端CE、片选输出端CE1分别与相应的SDRAM模块片选输入端CE、SDRAM1模块片选输入端CE1连接；图像预处理模块的SDRAM读写输出端SDR/W、读写输出端SDR/W1分别与相应的SDRAM模块的读写输入端SDR/W、SDRAM1模块的读写输入端SDR/W1连接。

主逻辑控制模块的准备输出端READY1与DSP模块的准备输入端READY1连接，主逻辑控制模块的同步场频输出端LLC2与DSP模块的同步场频输入端LLC2连接，主逻辑控制模块相应的请求输入端DSP_ReQ、读写输入端DSP_R分别与DSP模块的请求输出端DSP_ReQ、读写输出端DSP_R连接。

本装置中，DSP模块如图6所示，由用C语言编写的定位模块、驱动控制模块组成。其中：

DSP模块的地址端EA[18:0]、数据端ED[7:0]、数据端ED[15:8]、同步场频输入端LLC2、请求输出端DSP_ReQ、读写输出端DSP_R、初始化输出端INIT、准备输入端READY1分别与相应的FPGA模块的地址端EA[18:0]、视频输出端ED[7:0]、视频输出端ED[15:8]、同步场频输出端LLC2、请求输入端DSP_ReQ、读写输入端DSP_R、初始化输入端INIT、准备输出端READY1连接，DSP模块的SDRAM2读写端DSP_R/W、SDRAM2片选端CE3、地址端EA[11:2]、数据端ED[31:0]分别与相应的SDRAM2模块的读写端DSP_R/W、片选端CE3、地址端EA[11:2]、数据端ED[31:0]连接，DSP模块的FLASH片选端CE4、FLASH读写端DSP_FR/W、地址端EA[17:2]、数据端ED[15:0]分别与相应的FLASH模块的片选端CE4、读写端DSP_FR/W、地址端EA[17:2]、数据端ED[15:0]连接，DSP模块的传感器输入端YC与传感器模块的传感器输出端YC连接，DSP模块的电机控制输出端Uout与电机驱动模块的电机控制输入端Uout连接，DSP模块的复位端RESET与复位开关模块的RESET连接，DSP模块的时钟输入端DSP_CLK与时钟模块2的时钟输出端DSP_CLK连接。

定位模块如图6所示，由背景差处理子程序、自适应背景更新子程序构成。其中：

定位模块的背景差处理子程序采用列投影背景差算法，其计算步骤是，先读入经过预处理的钢坯采样图像，再计算采样图像和背景图像的差，然后计算背景差图像的列投影和列投影灰度值超过阈值T1的列数F1，为了提高边缘的识别精度，采用滑动采样窗口模式比较的方法，在采样图像背景差图像上滑动大小为170×50象素的采样窗口，计算采样窗口内各列投影之间灰度值变化超过阈值T2的列数F2，最后根据最小邻域判断定理，计算采样图像的钢坯边缘特征值与离线获得的钢坯边缘特征值的偏差值M：

$M=\sqrt{{(F1-a)}^2+{(F2-b)}^2}$

式中：a为列投影灰度值变化特征值，

b列投影灰度值之间变化特征值；

当M小于特征值变化阈值T3时，滑动采样窗口中的钢坯边缘特征与离线获得的钢坯边缘特征相匹配，背景差处理子程序由滑动采样窗口列投影灰度值最小的列标号推算出钢坯前缘或后缘的位置值YTx。

由于加热炉内没有固定的光源，加热炉内的光线会随着炉内温度的升高发生剧烈的变化，而且背景差算法对于光线变化比较敏感。为了能准确地检测钢坯的边缘，又要尽可能减少加热炉温度变化对图像的影响，定位模块的自适应背景更新子程序采用多背景图像更新模型，先将钢坯采样图像的背景模型分成光线亮背景图像、光线适中背景图像和光线弱背景图像三类，背景图像的每个象素点用一个高斯分布来描述：

$\mathrm{\η}(I(x,y,t),\mathrm{\μ}(x,y),{\mathrm{\σ}}^2(x,y))=1/\sqrt{2\mathrm{\π}}\left(e^{-I(x,y,t)-\mathrm{\μ}{(x,y)}^2/{2\mathrm{\σ}}^2(x,y)}\right)$

式中：I(x，y，t)为(x，y)处的像素的灰度值，

μ(x，y)为高斯分布的均值，

σ²(x，y)为高斯分布的方差；

再在采样图像中选择三个特征检测区域A、B、C，若没有运动目标的出现，检测区域内的像素灰度值一般仅随光线变化，其大小均为50×50像素，分别计算检测区域A、B、C在光线亮背景图像、光线适中背景图像和光线弱背景图像的三个背景图像模型中的高斯分布归一化变化矩阵，然后按照三个特征检测区离线获得的在光线亮背景图像、光线适中背景图像和光线弱背景图像的三个背景图像模型中的权重向量：

K＝[K_A，K_B，K_C]^T

式中：K_A，K_B，K_C为采样区A、B、C的权重系数；

计算特征检测区A、B、C属于光线亮背景图像、光线适中背景图像和光线弱背景图像的三个背景图像模型的可能值，取它们的最大值为相应背景图像的标号Index，输出相应背景图像的标号Index到背景差处理子程序中，背景差处理子程序按照Index的值，从FLASH模块中读入相对应的背景图像，实时更换列投影背景差算法中的背景图像。

驱动控制模块如图6所示，由信号融合子程序、钢坯定位控制子程序构成。其中：

驱动控制模块的信号融合子程序是将传感器模块的输入值YC与定位模块的输入值YTx进行数据融合，计算公式为：

Yout＝αYTx+(1-α)YC

式中：Yout为信号融合子程序的钢坯位置输出值，

YTx为定位模块输入值，

YC为传感器的输入值，

α为修正系数；

驱动控制模块的钢坯定位控制子程序根据融合子程序的钢坯位置输出值Yout，采用智能PID控制算法，输出相应电机控制量Uout。

本具体实施方式采用CCD摄像机采集加热炉内的钢坯运动图像信号，利用FPGA模块的并行处理特性、DSP模块的高速数据处理特性，先在FPGA模块中对采集图像进行快速的图像预处理，然后在DSP模块中采用多背景图像更新模型定位算法，实时提取钢坯的边缘信号，输出相应的控制信号，控制加热炉钢坯同步轨道电机。

因此，本装置具有响应速度快、数据处理速度高、系统的体积小、定位精度高、现场工作可靠、易于嵌入原有控制系统的特点。

Claims (8)

1.一种基于DSP和FPGA的双排钢坯视觉定位装置，其特征在于FPGA模块由用Verilog硬件描述语言编写的视频输入模块、主逻辑控制模块、图像预处理模块、视频输出模块组成，DSP模块由用C语言编写的定位模块、驱动控制模块组成；

将CCD摄像机模块通过同轴电缆与A/D转换模块的模拟输入端连接；A/D转换模块的视频输出端与FPGA模块的视频输入端连接，A/D转换模块的同步控制输出端与FPGA模块的同步控制输入端连接，A/D转换模块的IIC总线端与FPGA模块的IIC总线端连接；FPGA模块的视频输出端与DSP模块的数据端连接，FPGA模块的地址端与DSP模块的地址端连接，FPGA模块的DSP通信控制端与DSP模块的DSP通信控制端连接；DSP模块的电机控制输出端与电机驱动模块的电机控制输入端连接，电机驱动模块的驱动控制输出端与钢坯轨道同步电机的驱动控制输入端连接；

FPGA模块的SDRAM数据端、SDRAM地址输出端、SDRAM控制输出端分别与相应的SDRAM模块的数据端、地址输入端、控制输入端连接，FPGA模块的SDRAM1数据端、SDRAM1地址输出端、SDRAM1控制输出端分别与相应的SDRAM1模块的数据端、地址输入端、控制输入端连接，FPGA模块的时钟输入端与时钟模块时钟输出端连接，FPGA模块的复位输入端与复位开关模块的复位端连接；

DSP模块的SDRAM2控制输出端、SDRAM2数据端、SDRAM2地址输出端分别与相应的SDRAM2模块的控制输入端、数据端、地址输入端连接，DSP模块的FLASH控制输出端、FLASH数据端、FLASH地址输出端分别与相应的FLASH模块的控制输入端、数据端、地址输入端连接，DSP模块的时钟输入端与时钟模块2的时钟输出端连接，DSP模块的复位输入端与复位开关模块的复位端连接，DSP模块的传感器输入端与传感器模块的输出端连接。

2.根据权利要求1所述的基于DSP和FPGA的双排钢坯视觉定位装置，其特征在于所述的FPGA模块的主逻辑控制模块由时钟分频模块、同步和控制模块、地址发生模块组成；

主逻辑控制模块的时钟分频模块的时钟输入端CLK与时钟模块的时钟输出端CLK连接，时钟分频模块的时钟输出端CLK1分别与主逻辑控制模块的地址发生模块、同步和控制模块的时钟输入端CLK1连接，时钟分频模块的时钟输出端CLK1分别与FPGA模块的视频输入模块、图像预处理模块、视频输出模块的时钟输入端CLK1连接，时钟分频模块的同步场频输出端LLC2与视频输出模块的同步场频输入端LLC2连接；

主逻辑控制模块的同步和控制模块的同步场频输入端LLC、同步水平输入端HS、同步垂直输入端VS分别与相应的A/D转换模块的同步场频输出端LLC、同步水平输出端HS、同步垂直输出端VS连接，同步和控制模块的复位端RESET与复位开关模块的复位输出端RESET连接，同步和控制模块的DSP初始化输入端INIT、DSP请求输入端DSP_ReQ、DSP读写输入端DSP_R分别与相应的DSP模块的初始化端INIT、请求端DSP_ReQ、读写端DSP_R连接，同步和控制模块的准备输出端READY1与DSP模块的准备输入端READY1连接，同步和控制模块的复位输出端RESET1分别与主逻辑控制模块的地址发生模块、时钟分频模块的复位输入端RESET1连接，同步和控制模块的复位输出端RESET1分别与FPGA模块的视频输入模块、视频输出模块、图像预处理模块的复位输入端RESET1连接，同步和控制模块的读写输出端R/W、准备输入端READY分别与图像预处理模块的读写输入端R/W、准备输出端READY连接，同步和控制模块的同步移位输出端TCLK与视频输入模块的同步移位输入端TCLK连接，同步和控制模块的同步输出端HS1、VS1与地址发生模块的同步输入端HS1、VS1连接；

主逻辑控制模块的地址发生模块的地址输出端A[18:0]与图像预处理模块的地址输入端A[18:0]连接。

3.根据权利要求1所述的基于DSP和FPGA的双排钢坯视觉定位装置，其特征在于所述的FPGA模块的视频输入模块由IIC控制器模块、FIFO1模块、FIFO2模块、移位寄存器模块组成；

视频输入模块的IIC控制器模块的命令输入端CMD与主逻辑控制模块的命令输出端CMD连接；IIC控制器模块的IIC总线端SCL、SDA与相应的A/D转换模块的IIC总线端SCL、SDA连接，IIC控制器模块的复位输入端RESET1、时钟输入端CLK1分别与主逻辑控制模块的复位输出端RESET1、时钟输出端CLK1连接；

视频输入模块的移位寄存器模块的视频输入端VPO[15:0]与A/D转换模块的视频输出端VPO[15:0]连接，移位寄存器模块的移位输出端DY1[7:0]与FIFO1模块的移位输入端DY1[7:0]连接，移位寄存器模块的移位输出端DA1[7:0]与图像预处理模块的视频输入端DA1[7:0]连接，移位寄存器模块的复位输入端RESET1、时钟输入端CLK1、同步移位时钟输入端TCLK分别与主逻辑控制模块的复位输出端RESET1、时钟输出端CLK1、同步移位时钟输出端TCLK连接；

视频输入模块的FIFO1模块的移位输入端DY1[7:0]与移位寄存器模块的移位输出端DY1[7:0]连接，FIFO1模块的复位输入端RESET1、时钟输入端CLK1、同步移位时钟输入端TCLK分别与主逻辑控制模块的复位输出端RESET1、时钟输出端CLK1、同步移位时钟输出端TCLK连接，FIFO1模块的移位输出端DY2[7:0]与FIFO2模块的移位输入端DY2[7:0]连接，FIFO1模块的移位输出端DA2[7:0]与图像预处理模块的视频输入端DA2[7:0]连接；

视频输入模块的FIFO2模块的移位输入端DY2[7:0]与FIFO1模块的移位输出端DY2[7:0]连接，FIFO2模块的复位输入端RESET1、时钟输入端CLK1、同步移位时钟输入端TCLK分别与主逻辑控制模块的复位输出端RESET1、时钟输出端CLK1、同步移位时钟输出端TCLK连接，FIFO2模块的移位输出端DA3[7:0]与图像预处理模块的视频输入端DA3[7:0]连接；

A/D转换模块的输出端LLC、HS、VS与主逻辑控制模块相应的输入端LLC、HS、VS连接，DSP模块的初始化输出端INIT与主逻辑控制模块的输入端INIT连接。

4.根据权利要求1所述的基于DSP和FPGA的双排钢坯视觉定位装置，其特征在于所述的FPGA模块的图像预处理模块由3×3滤波模块、线性校正模块、SDRAM控制模块组成；

图像预处理模块的3×3滤波模块的视频输入端DA1[7:0]、视频输入端DA2[7:0]、视频输入端DA3[7:0]与视频输入模块的相应移位输出端DA1[7:0]、移位输出端DA2[7:0]、移位输出端DA3[7:0]连接，3×3滤波模块的视频输出端DB[7:0]与线性校正模块的视频输入端DB[7:0]连接，3×3滤波模块的时钟输入端CLK1、复位输入端RESET1与主逻辑控制模块的时钟输出端CLK1、复位输出端RESET1连接；

图像预处理模块的线性校正模块的视频输入端DB[7:0]与3×3滤波模块的视频输出端DB[7:0]连接，线性校正模块的地址输入端A[18:0]与主逻辑控制模块的地址输出端A[18:0]连接，线性校正模块的视频输出端D1[7:0]、视频输出端D2[7:0]分别与相应的SDRAM模块的数据端D1[7:0]、SDRAM1模块的数据端D2[7:0]连接，线性校正模块的准备输出端READY与主逻辑控制模块的准备输入端READY连接，线性校正模块的时钟输入端CLK1、复位输入端RESET1与主逻辑控制模块的时钟输出端CLK1、复位输出端RESET1连接；

图像预处理模块的SDRAM控制模块的地址输入端A[18:0]与主逻辑控制模块的地址输出端A[18:0]连接，SDRAM控制模块的读写输入端R/W与主逻辑控制模块的读写输出端R/W连接，SDRAM控制模块的地址输出端A1[18:0]、A2[18:0]分别与SDRAM模块的地址输入端A1[18:0]、SDRAM1模块的地址输入端A2[18:0]连接，SDRAM控制模块的SDRAM读写输出端SDR/W、读写输出端SDR/W1分别与SDRAM模块的读写输入端SDR/W、SDRAM1模块的读写输入端SDR/W1连接，SDRAM控制模块的SDRAM片选输出端CE、片选输出端CE1分别与SDRAM模块的片选输入端CE、SDRAM1模块的片选输入端CE1连接，SDRAM控制模块的时钟输入端CLK1、复位输入端RESET1与主逻辑控制模块的时钟输出端CLK1、复位输出端RESET1连接。

5.根据权利要求1所述的基于DSP和FPGA的双排钢坯视觉定位装置，其特征在于所述的FPGA模块的视频输出模块由FIFOA模块、FIFOB模块组成；

FIFOA模块的视频输入端D1[7:0]、FIFOB模块的视频输入端D2[7:0]分别与相应的SDRAM模块的数据端D1[7:0]、SDRAM1模块的数据端D2[7:0]连接，FIFOA模块的视频输出端ED[7:0]、FIFOB模块的视频输出端ED[15:8]分别与相应的DSP模块的数据端ED[7:0]、数据端ED[15:8]连接，FIFOA模块的地址端EA[18:0]、FIFOB模块的地址端EA[18:0]与DSP模块的地址端EA[18:0]连接；FIFOA模块的时钟输入端CLK1、复位输入端RESET1、同步场频输入端LLC2分别与主逻辑控制模块的时钟输出端CLK1、复位输出端RESET1、输出端LLC2连接；

FIFOB模块的时钟输入端CLK1、复位输入端RESET1、同步场频输入端LLC2分别与主逻辑控制模块的时钟输出端CLK1、复位输出端RESET1、输出端LLC2连接；

图像预处理模块的准备输出端READY、时钟输入端CLK1、读写输入端R/W、地址输入端A[18:0]分别与主逻辑控制模块的准备输入端READY、时钟输出端CLK1、读写输出端R/W、地址输出端A[18:0]连接，图像预处理模块的地址输出端A1[18:0]、地址输出端A2[18:0]分别与SDRAM模块地址输入端A1[18:0]、SDRAM1模块的地址输入端A2[18:0]连接，图像预处理模块的SDRAM片选输出端CE、片选输出端CE1分别与相应的SDRAM模块片选输入端CE、SDRAM1模块片选输入端CE1连接；图像预处理模块的SDRAM读写输出端SDR/W、读写输出端SDR/W1分别与相应的SDRAM模块的读写输入端SDR/W、SDRAM1模块的读写输入端SDR/W1连接；

主逻辑控制模块的准备输出端READY1与DSP模块的准备输入端READY1连接，主逻辑控制模块的同步场频输出端LLC2与DSP模块的同步场频输入端LLC2连接，主逻辑控制模块相应的请求输入端DSP_ReQ、读写输入端DSP_R分别与DSP模块的请求输出端DSP_ReQ、读写输出端DSP_R连接。

6.根据权利要求1所述的基于DSP和FPGA的双排钢坯视觉定位装置，其特征在于所述的DSP模块由用C语言编写的定位模块、驱动控制模块组成；

DSP模块的地址端EA[18:0]、数据端ED[7:0]、数据端ED[15:8]、同步场频输入端LLC2、请求输出端DSP_ReQ、读写输出端DSP_R、初始化输出端INIT、准备输入端READY1分别与相应的FPGA模块的地址端EA[18:0]、视频输出端ED[7:0]、视频输出端ED[15:8]、同步场频输出端LLC2、请求输入端DSP_ReQ、读写输入端DSP_R、初始化输入端INIT、准备输出端READY1连接，DSP模块的SDRAM2读写端DSP_R/W、SDRAM2片选端CE3、地址端EA[11:2]、数据端ED[31:0]分别与相应的SDRAM2模块的读写端DSP_R/W、片选端CE3、地址端EA[11:2]、数据端ED[31:0]连接，DSP模块的FLASH读写端DSP_FR/W、FLASH片选端CE4、地址端EA[17:2]、数据端ED[15:0]分别与相应的FLASH模块的读写端DSP_FR/W、片选端CE4、地址端EA[17:2]、数据端ED[15:0]连接，DSP模块的传感器输入端YC与传感器模块的传感器输出端YC连接，DSP模块的电机控制输出端Uout与电机驱动模块的电机控制输入端Uout连接，DSP模块的复位端RESET与复位开关模块的RESET连接，DSP模块的时钟输入端DSP_CLK与时钟模块2的时钟输出端DSP_CLK连接。

7.根据权利要求1或6所述的基于DSP和FPGA的双排钢坯视觉定位装置，其特征在于所述的定位模块由背景差处理子程序、自适应背景更新子程序构成，其中：

背景差处理子程序采用列投影背景差算法，其计算步骤是，先读入经过预处理的钢坯采样图像，再计算采样图像和背景图像的差，然后计算背景差图像的列投影和列投影灰度值超过阈值T1的列数F1，为了提高边缘的识别精度，采用滑动采样窗口模式比较的方法，在采样图像背景差图像上滑动大小为170×50象素的采样窗口，计算采样窗口内各列投影之间灰度值变化超过阈值T2的列数F2，最后根据最小邻域判断定理，计算采样图像的钢坯边缘特征值与离线获得的钢坯边缘特征值的偏差值M：

$M=\sqrt{{(F1-a)}^2+{(F2-b)}^2}$

式中：a为列投影灰度值变化特征值，

b列投影灰度值之间变化特征值；

当M小于特征值变化阈值T3时，滑动采样窗口中的钢坯边缘特征与离线获得的钢坯边缘特征相匹配，背景差处理子程序由滑动采样窗口列投影灰度值最小的列标号推算出钢坯前缘或后缘的位置值YTx；

自适应背景更新子程序采用多背景图像更新模型，先将钢坯采样图像的背景模型分成光线亮背景图像、光线适中背景图像和光线弱背景图像三类，背景图像的每个象素点用一个高斯分布来描述：

$\mathrm{\η}(I(x,y,t),\mathrm{\μ}(x,y),{\mathrm{\σ}}^2(x,y))=1/\sqrt{2\mathrm{\π}}\left(e^{-I(x,y,t)-\mathrm{\μ}{(x,y)}^2/{2\mathrm{\σ}}^2(x,y)}\right)$

式中：I(x，y，t)为(x，y)处的像素的灰度值，

μ(x，y)为高斯分布的均值，

σ²(x，y)为高斯分布的方差；

再在采样图像中选择三个特征检测区域A、B、C，若没有运动目标的出现，检测区域内的像素灰度值一般仅随光线变化，其大小均为50×50像素，分别计算检测区域A、B、C在光线亮背景图像、光线适中背景图像和光线弱背景图像的三个背景图像模型中的高斯分布归一化变化矩阵，然后按照三个特征检测区离线获得的在光线亮背景图像、光线适中背景图像和光线弱背景图像的三个背景图像模型中的权重向量：

K＝[K_A，K_B，K_C]^T

式中：K_A，K_B，K_C为采样区A、B、C的权重系数，

计算特征检测区A、B、C属于光线亮背景图像、光线适中背景图像和光线弱背景图像的三个背景图像模型的可能值，取它们的最大值为相应背景图像的标号Index，输出相应背景图像的标号Index到背景差处理子程序中，背景差处理子程序按照Index的值，从FLASH模块中读入相对应的背景图像，实时更换列投影背景差算法中的背景图像。

8.根据权利要求1或6所述的基于DSP和FPGA的双排钢坯视觉定位装置，其特征在于所述的驱动控制模块由信号融合子程序、钢坯定位控制子程序构成；

信号融合子程序是将传感器模块的输入值YC与定位模块的输入值YTx进行数据融合，计算公式为：

Yout＝αYTx+(1-α)YC

式中：Yout为信号融合子程序的钢坯位置输出值，

YTx为定位模块输入值，

YC为传感器的输入值，

α为修正系数；

钢坯定位控制子程序根据融合子程序的钢坯位置输出值Yout，采用智能PID控制算法，输出相应电机控制量Uout。

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