CN103179332B - 一种基于fpga技术的视觉目标自适应检测控制器 - Google Patents

Abstract

本发明公开一种基于FPGA技术的视觉目标自适应检测控制器，包括CCD摄像头、视频输入模块、时钟模块、传感器模块、位置驱动与控制模块以、FPGA视频检测控制器。本发明是基于现场可编程阵列FPGA芯片的设计，在硬件设计上采用模块化式设计，易于硬件的升级，同时还可以下载不同的图像检测程序，以适应不同的工作条件，具有数据处理速快、集成度高，系统的体积小、现场工作可靠等特点。

Description

一种基于FPGA技术的视觉目标自适应检测控制器

技术领域

本发明属于视觉目标自适应检测控制装置，具体涉及一种基于FPGA技术的视觉目标自适应检测控制装置。

背景技术

随着自动控制技术的发展，机器视觉系统已应用到检测、测量、定位以及识别等领域得到了较广泛的应用，利用图像处理及机器视觉技术进行检测的最大特点是能进行无接触测量，与传统检测方法相比，视觉检测技术具有可重复性强、非接触、速度快和精度高等优点，因此机器视觉为生产过程检测领域提供了一种准确度和低成本兼容的方法。

目前典型的机器视觉系统绝大多数仍然是基于纯软件的设计方案，其机器视觉系统基本结构主要包括照明光源、图像采集卡、PC处理计算机，以及相应的图像处理程序等组成。由于大多数的机器视觉系统的检测对象都是运动物体，系统处理的时间和处理速度有着较严格的要求，而基于PC的图像的处理和分析软件采用的是window平台下的软件架构，对计算机性能依赖较大，还造成机器视觉系统的体积大、不方便移动。如“基于机器视觉的高速瓜果品质识别系统”(CN1462875)包括图像采集系统、光学成像系统和光纤传感器，采用外部信号触发控制图像采集、双CCD三维立体视觉和彩色图像处理技术，但其图像处理程序是基于Window开发的，采集系统的体积较大；“基于视频车辆光学特征识别匹配的交通流量检测系统”该系统也是基于Window开发，其硬件结构由照明器、视频输入器、图像采集卡、主控PC机、显示器和触发装置等组成。

发明内容

本发明的目的是针对现有技术的不足，提供一种实时性好、数据处理速度快、体积小、工作可靠的基于FPGA技术的视觉自适应检测控制器。

本发明的技术方案是以下述方式实现的：一种基于FPGA技术的视觉目标自适应检测控制器，包括CCD摄像头、视频输入模块、时钟模块、传感器模块、位置驱动与控制模块以、FPGA视频检测控制器；

CCD摄像头的模拟视频输出信号端与视频输入模块的模拟视频输入信号端连接；视频输入模块的视频输出端与FPGA视频检测控制器的视频预处理单元输入端连接，视频输入模块的同步控制信号端与FPGA视频检测控制器的同步控制端连接，视频输入模块的配置控制总线端与FPGA视频检测控制器的配置控制总线端连接；FPGA视频检测控制器的目标位置输出单元的控制信号端与位置驱动与控制模块的控制信号端连接，FPGA视频检测控制器的目标位置输出单元的目标位置信号输出总线与位置驱动与控制模块的目标位置信号输入总线连接，位置驱动与控制模块的驱动信号端与执行电机的驱动信号端连接；FPGA视频检测控制器的目标位置检测输入信号端与传感器模块的目标位置检测输出信号端连接；FPGA视频检测控制器的时钟输入端与时钟模块的时钟输出端连接；

FPGA视频检测控制器的数据总线和地址总线分别与FLASH模块、SDRAM模块、SDRAM1模块的数据总线和地址总线连接；FPGA视频检测控制器的SDRAM控制输出端与SDRAM模块的控制输入端连接，FPGA视频检测控制器的SDRAM1控制输出端与SDRAM1模块的控制输入端连接；FPGA视频检测控制器的Flash控制输出端与Flash模块的控制输入端连接。

所述FPGA视频检测控制器由用Verilog硬件描述语言编写的逻辑控制单元、视频预处理单元、视频目标检测单元、目标位置输出单元组成。

所述逻辑控制单元由时钟分频模块、控制模块组成。

所述视频预处理单元由视频控制器模块、FIFO模块、滤波模块、存储模块、SDRAM控制模块组成。

所述视频目标检测单元由Flash控制模块、双口RAM模块、光线检测模块、图像检测模块、粒子群优化模块组成。

所述的目标位置输出单元由输出控制模块、FIFO-A模块组成。

本发明是基于现场可编程阵列FPGA(FieldProgrammableGateArray)芯片的设计，在硬件设计上采用模块化式设计，易于硬件的升级，同时还可以下载不同的图像检测程序，以适应不同的工作条件，具有数据处理速快、集成度高，系统的体积小、现场工作可靠等特点。

附图说明

图1是本发明的原理框图。

图2是FPGA视频检测控制器中逻辑控制单元的原理框图。

图3是FPGA视频检测控制器中图像预处理单元的原理框图。

图4是FPGA视频检测控制器中视频目标检测单元的原理框图。

图5是FPGA视频检测控制器中目标位置输出单元的原理框图。

具体实施方式

如图1所示，一种基于FPGA技术的视觉目标自适应检测控制器，该装置包括CCD摄像头、视频输入模块、时钟模块、传感器模块、位置驱动与控制模块以及FPGA视频检测控制器；所述的FPGA视频检测控制器由用Verilog硬件描述语言编写的逻辑控制单元、视频预处理单元、视频目标检测单元、目标位置输出单元组成。

CCD摄像头的模拟视频输出信号端与视频输入模块的模拟视频输入信号端连接；视频输入模块的视频输出端与FPGA视频检测控制器的视频预处理单元输入端连接，视频输入模块的同步控制信号端与FPGA视频检测控制器的同步控制端连接，视频输入模块的配置控制总线端与FPGA视频检测控制器的配置控制总线端连接；FPGA视频检测控制器的目标位置输出单元的控制信号端与位置驱动与控制模块的控制信号端连接，FPGA视频检测控制器的目标位置输出单元的目标位置信号输出总线与位置驱动与控制模块的目标位置信号输入总线连接，位置驱动与控制模块的驱动信号端与执行电机的驱动信号端连接；FPGA视频检测控制器的目标位置检测输入信号端与传感器模块的目标位置检测输出信号端连接；FPGA视频检测控制器的时钟输入端与时钟模块的时钟输出端连接；FPGA视频检测控制器的数据总线和地址总线分别与FLASH模块、SDRAM模块、SDRAM1模块的数据总线和地址总线连接；FPGA视频检测控制器的SDRAM控制输出端与SDRAM模块的控制输入端连接，FPGA视频检测控制器的SDRAM1控制输出端与SDRAM1模块的控制输入端连接；FPGA视频检测控制器的Flash控制输出端与Flash模块的控制输入端连接。

如图2所示，所述FPGA视频检测控制器的逻辑控制单元由时钟分频模块、控制模块组成。其中：

时钟分频模块的时钟输入端CLK与时钟模块的时钟输出端CLK连接；时钟分频模块的时钟输出端CLK1分别与逻辑控制单元的控制模块的时钟输入端CLK1、视频预处理单元的时钟输入端CLK1连接；时钟分频模块的时钟输出端CLK2与视频目标检测单元的时钟输入端CLK2连接；时钟分频模块的时钟输出端CLK3与目标位置输出单元的时钟输入端CLK3连接；

控制模块的同步场频输入端LLC、同步水平输入端HS、同步垂直输入端VS分别与相应的视频输入模块的同步场频输出端LLC、同步水平输出端HS、同步垂直输出端VS连接；控制模块的采集触发信号输出端READY与视频输入模块的采集触发信号输入端READY连接；控制模块的目标位置信号输出控制端REY与目标位置输出单元的目标位置信号输出控制端REY连接；控制模块的图像检测请求信号控制端ReQ与视频目标检测单元的图像检测模块的图像检测请求信号控制端ReQ连接；视频目标检测单元的图像检测模块的图像检测启动信号控制端JcQD与视频目标检测单元的图像检测启动信号控制端JcQD连接；控制模块的图像检测完成信号控制端SrED与图像检测模块的图像检测完成信号控制端SrED连接；控制模块的指令输出端DB与视频预处理单元的视频控制器模块的指令输入端DB连接；控制模块的图像存储完成中断信号输入端INT1与视频预处理单元的图像存储完成中断信号输出端INT1连接；控制模块的目标位置检测输入信号端TRI与传感器模块的目标位置检测输出信号端TRI连接。

如图3所示，所述FPGA视频检测控制器的视频预处理单元由视频控制器模块、FIFO模块、滤波模块、存储模块、SDRAM控制模块组成。其中：

视频控制器模块的指令输入端DB与逻辑控制单元的指令输出端DB连接；视频控制器模块的配置总线CB1、CB2与视频输入模块的配置总线CB1、CB2连接；视频控制器模块的地址输出总线AD[21:0]与视频预处理单元的滤波模块的地址输入总线AD[21:0]连接；视频控制器模块的图像移位控制输出端QD与视频预处理单元的FIFO模块的图像移位控制输入端QD连接；视频控制器模块的时钟输入端CLK1与逻辑控制单元的时钟输出端CLK1连接；FIFO模块的模拟视频输入数据总线VI[15:0]与视频输入模块的模拟视频数据输出总线VI[15:0]连接；FIFO模块的视频输出数据总线DB1[7:0]、DB2[7:0]、DB3[7:0]分别与滤波模块的视频输入数据总线DB1[7:0]、DB2[7:0]、DB3[7:0]连接；FIFO模块的图像移位控制输入端QD与视频预处理单元的视频控制器模块的图像移位控制输出端QD连接；FIFO模块的时钟输入端CLK1与逻辑控制单元的时钟输出端CLK1连接；

视频预处理单元的滤波模块的视频输入数据总线DB1[7:0]、DB2[7:0]、DB3[7:0]分别与FIFO模块的视频输出数据总线DB1[7:0]、DB2[7:0]、DB3[7:0]连接；滤波模块的地址输入总线AD[21:0]与视频控制器模块的地址输出总线AD[21:0]连接；滤波模块的视频输出数据总线DB[7:0]与存储模块的视频输入数据总线DB[7:0]连接；滤波模块的地址输出总线A1[21:0]与存储模块的的地址输入总线A1[21:0]连接；滤波模块的时钟输入端CLK1与逻辑控制单元的时钟输出端CLK1连接；

存储模块的视频输入数据总线DB[7:0]与滤波模块的视频输出数据总线DB[7:0]连接；存储模块的地址输入总线A1[21:0]与滤波模块的地址输出总线A1[21:0]连接；存储模块的视频输出总线D[7:0]与SDRAM模块、SDRAM1模块的数据总线D[7:0]连接；存储模块的地址输出总线A2[21:0]与SDRAM控制模块的地址输入总线A2[21:0]连接；存储模块的图像存储完成中断信号输出端INT1与逻辑控制单元的图像存储完成中断信号输入端INT1连接；存储模块的SDRAM读写控制端R/W-1与视频预处理单元的SDRAM控制模块的SDRAM读写控制端R/W-1连接；存储模块的SDRAM片选控制端SDCE1与SDRAM控制模块的SDRAM片选控制端SDCE1连接；存储模块的时钟输入端CLK1与逻辑控制单元的时钟输出端CLK1连接；

视频预处理单元的SDRAM控制模块的地址输入总线A2[21:0]与存储模块的地址输出总线A2[21:0]连接；视频预处理单元的SDRAM控制模块的SDRAM读写控制端R/W-1与视频预处理单元的存储模块的SDRAM读写控制端R/W-1连接；视频预处理单元的SDRAM控制模块的SDRAM读写控制端R/W-2与视频目标检测单元的SDRAM读写控制端R/W-2连接；视频预处理单元的SDRAM控制模块的SDRAM片选控制端SDCE1与视频预处理单元的存储模块的SDRAM片选控制端SDCE1连接；视频预处理单元的SDRAM控制模块的SDRAM片选控制端SDCE2与视频目标检测单元的SDRAM片选控制端SDCE2连接；视频预处理单元的SDRAM控制模块的地址输出总线A[21:0]与SDRAM模块、SDRAM1模块的地址输入总线A[21:0]连接；视频预处理单元的SDRAM控制模块的SDRAM读写控制端SDR/W1、SDR/W2分别与相应的SDRAM模块读写控制端SDR/W1、SDRAM1模块的SDRAM读写控制端SDR/W2连接；视频预处理单元的SDRAM控制模块的SDRAM片选控制端CE1、CE2分别与相应的SDRAM模块SDRAM片选控制端CE1、SDRAM1模块的SDRAM片选控制端CE2连接；视频预处理单元的SDRAM控制模块的时钟输入端CLK1与逻辑控制单元的时钟输出端CLK1连接。

如图4所示，所述FPGA视频检测控制器的视频目标检测单元由Flash控制模块、双口RAM模块、光线检测模块、图像检测模块、粒子群优化模块组成。其中：

视频目标检测单元的Flash控制模块的地址输入总线A2[21:0]分别与视频目标检测单元的图像检测模块、视频目标检测单元的粒子群优化模块的地址输出总线A2[21:0]连接；视频目标检测单元的Flash控制模块的Flash读写控制端FR/W1、FR/W2分别与视频目标检测单元的粒子群优化模块的Flash读写控制端FR/W1、视频目标检测单元的图像检测模块的Flash读写控制端FR/W2连接；视频目标检测单元的Flash控制模块的Flash片选控制端FCE1、FCE2分别与视频目标检测单元的粒子群优化模块的Flash片选控制端FCE1、视频目标检测单元的图像检测模块的Flash片选控制端FCE2连接；视频目标检测单元的Flash控制模块的地址输出总线A[21:0]与Flash模块的地址输入总线A[21:0]连接；视频目标检测单元的Flash控制模块的Flash读写控制端FR/W与Flash模块的Flash读写控制端FR/W连接；视频目标检测单元的Flash控制模块的Flash片选控制端FCE与Flash模块的Flash片选控制端FCE连接；视频目标检测单元的Flash控制模块的时钟输入端CLK2与逻辑控制单元的时钟输出端CLK2连接；

视频目标检测单元的双口RAM模块的双口RAM地址输入总线AB1[16:0]、AB2[16:0]分别与视频目标检测单元的粒子群优化模块的双口RAM输出总线AB1[16:0]、视频目标检测单元的图像检测模块的双口RAM输出总线AB2[16:0]连接；视频目标检测单元的双口RAM模块的双口RAM数据总线DB1[7:0]、DB2[7:0]分别与视频目标检测单元的粒子群优化模块的双口RAM数据总线DB1[7:0]、视频目标检测单元的图像检测模块的双口RAM数据总线DB2[7:0]连接；视频目标检测单元的双口RAM模块的双口RAM片选控制端CE-1、CE-2分别与视频目标检测单元的粒子群优化模块的双口RAM片选控制端CE-1、视频目标检测单元的图像检测模块的双口RAM片选控制端CE-2连接；视频目标检测单元的双口RAM模块的读写控制端R/W-1、R/W-2分别与视频目标检测单元的粒子群优化模块的读写控制端R/W-1、视频目标检测单元的图像检测模块的读写控制端R/W-2连接；视频目标检测单元的双口RAM模块的时钟输入端CLK2与逻辑控制单元的时钟输出端CLK2连接；

视频目标检测单元的光线检测模块的数据总线D[7:0]与SDRAM模块、SDRAM1模块的数据总线D[7:0]连接；视频目标检测单元的光线检测模块的图像检测请求信号控制端ReQ与逻辑控制单元的图像检测请求信号控制端ReQ连接；视频目标检测单元的光线检测模块的中断输出端INT2与视频目标检测单元的粒子群优化模块的中断输入端INT2连接；视频目标检测单元的光线检测模块的时钟输入端CLK2与逻辑控制单元的时钟输出端CLK2连接；视频目标检测单元的粒子群优化模块的地址输出总线A2[21:0]与视频目标检测单元的Flash控制模块的地址输入总线A2[21:0]连接；视频目标检测单元的粒子群优化模块的数据总线D[7:0]分别与Flash模块、SDRAM模块、SDRAM1模块的数据总线D[7:0]连接；视频目标检测单元的粒子群优化模块的双口RAM地址输出总线AB1[16:0]与双口RAM模块的双口RAM地址输入总线AB1[16:0]连接；视频目标检测单元的粒子群优化模块的双口RAM模块数据总线DB1[7:0]与双口RAM模块的双口RAM数据总线DB1[7:0]连接；视频目标检测单元的粒子群优化的Flash片选控制端FCE1与Flash控制模块的Flash片选控制端FCE1连接；视频目标检测单元的粒子群优化的Flash读写控制端FR/W1与Flash控制模块的Flash读写控制端FR/W1连接；视频目标检测单元的粒子群优化模块的双口RAM读写控制端R/W-3与双口RAM模块的双口RAM读写控制端R/W-2连接；视频目标检测单元的粒子群优化模块的双口RAM片选控制端CE-1与双口RAM模块的双口RAM片选控制端CE-1连接；视频目标检测单元的粒子群优化模块的中断输入端INT2与视频目标检测单元的光线检测模块的中断输出端INT2连接；视频目标检测单元的粒子群优化模块的背景更换中断输出端INT3与视频目标检测单元的图像检测模块的背景更换中断输入端INT3连接；视频目标检测单元的粒子群优化模块的时钟输入端CLK2与逻辑控制单元的时钟输出端CLK2连接；视频目标检测单元的图像检测模块的地址输出总线A2[21:0]与视频目标检测单元的Flash控制模块、图像预处理单元的地址输入总线A2[21:0]连接；视频目标检测单元的图像检测模块的数据总线D[7:0]与Flash模块、SDRAM模块、SDRAM1模块的数据总线D[7:0]连接；视频目标检测单元的图像检测模块的双口RAM地址输出总线AB2[16:0]与视频目标检测单元的双口RAM模块的双口RAM地址输入总线AB2[16:0]连接；视频目标检测单元的图像检测模块的双口RAM数据总线DB2[7:0]与视频目标检测单元的双口RAM模块的双口RAM数据总线DB2[7:0]连接；视频目标检测单元的图像检测模块的Flash片选控制端FCE2与Flash控制模块的Flash片选控制端FCE2连接；视频目标检测单元的图像检测模块的Flash读写控制端FR/W2与Flash控制模块的Flash读写控制端FR/W2连接；视频目标检测单元的图像检测模块的读写控制端R/W-2分别与双口RAM模块、图像预处理单元的读写控制端R/W-2连接；视频目标检测单元的图像检测模块的双口RAM片选控制端CE-2与图像预处理单元的双口RAM模块的双口RAM片选控制端CE-2连接；视频目标检测单元的图像检测模块的SDRAM片选控制端SDCE2与图像预处理单元的SDRAM片选控制端SDCE2连接；视频目标检测单元的图像检测模块的图像检测启动信号控制端JcQD与逻辑控制单元的图像检测启动信号控制端JcQD连接；视频目标检测单元的图像检测模块的图像检测完成信号输出端SrED与逻辑控制单元的图像检测完成信号输入端SrED连接；视频目标检测单元的图像检测模块的图像检测请求信号控制端ReQ与逻辑控制单元的图像检测请求信号控制端ReQ连接；视频目标检测单元的图像检测模块的背景更换中断输入端INT3与视频目标检测单元的粒子群优化模块的背景更换中断输出端INT3连接；视频目标检测单元的图像检测模块的目标位置输出信号总线YO[11:0]与目标位置输出单元的目标位置输入信号总线YO[11:0]连接；视频目标检测单元的图像检测模块的时钟输入端CLK2与逻辑控制单元的时钟输出端CLK2连接。

如图5所示，所述FPGA视频检测控制器的目标位置输出单元由输出控制模块、FIFO-A模块组成。其中：

目标位置输出单元的FIFO-A模块的目标位置输入信号总线YO[11:0]与视频目标检测单元的图像检测模块的目标位置输出信号总线YO[11:0]连接；目标位置输出单元的FIFO-A模块的目标位置输出信号总线UO[11:0]与位置驱动与控制模块的目标位置输入信号总线UO[11:0]连接；目标位置输出单元的FIFO-A模块的时钟输入端CLK3与逻辑控制单元的时钟输出端CLK3连接；

目标位置输出单元的输出控制模块的数据输出控制端ReAD与位置驱动与控制模块的数据输入控制端ReAD连接；目标位置输出单元的输出控制模块的数据发送请求输入端RQ与位置驱动与控制模块的数据发送请求输出端RQ连接；目标位置输出单元的输出控制模块的数据读信号输入端READ与位置驱动与控制模块的数据读信号输出端READ连接；目标位置输出单元的输出控制模块的中断信号输入端INT4与位置驱动与控制模块的中断信号输出端INT4连接；目标位置输出单元的输出控制模块的目标位置信号输出控制端REY与逻辑控制单元的目标位置信号输出控制端REY连接；目标位置输出单元的输出控制模块的时钟输入端CLK3与逻辑控制单元的时钟输出端CLK3连接。

本发明的详细工作流程如下：通电之后，基于FPGA技术的视觉目标自适应检测控制器的FPGA视觉检测控制器首先执行系统初始化程序，逻辑控制单元的控制模块输出指令DB到图像预处理单元的视频控制器模块的指令输入端DB，图像预处理单元的视频控制器模块经配置串行总线CB1、CB2对视频输入模块进行系统配置；系统配置完成后，FPGA视觉检测控制器的逻辑控制单元的控制模块输出采集触发信号READY到视频输入模块，视频输入模块开始接收CCD摄像机的模拟输入信号，并转换为相应格式的数字视频信号，数字视频信号经FPGA视觉检测控制器的模拟视频输入数据总线VI[15:0]，在时钟CLK1的控制下输入到FPGA视觉检测控制器的图像预处理单元的FIFO模块中。

图像预处理单元的FIFO模块通过移位寄存操作将串行输入的图像数据转换为3列并行输出的图像信号DB1[7:0]、DB2[7:0]、DB3[7:0]；图像预处理单元的FIFO模块的3列并行输出的图像信号DB1[7:0]、DB2[7:0]、DB3[7:0]并行输入到滤波模块中，进行3×3中值滤波处理，中值滤波算法为：

首先将FIFO模块中的视频图像每一列按照升序排序；之后取第一列的最小值、第二列的中值、第三列的最大值；最后取这三个值的中值，即med＝med(min1,med2,max3)。

视频预处理单元的存储模块输出SDRAM读写控制端R/W-1、SDRAM片选控制端SDCE1到SDRAM控制模块中，经SDRAM控制模块解码处理后输出相应的SDRAM模块、SDRM1模块的片选信号CE1、CE1和读写信号SDR/W1、SDR/W2，以“乒乓”存储的方式将滤波模块的视频输出总线DB[7:0]输出的中值滤波处理的视频信号按图像的奇偶场分别存储到SDRAM模块和SDRM1模块中。

一帧图像预处理后，图像预处理单元的存储模块输出图像存储完成中断信号INT1到逻辑控制单元，逻辑控制单元的采集触发信号READY控制视频输入模块输入下一帧图像，并输出图像检测启动信号ReQ到视频目标检测单元，控制视频目标检测单元读取处理过的图像数据；视频目标检测单元在接受逻辑控制单元的图像检测启动信号ReQ，通过光线检测模块开始对采集图像进行图像光线情况进行检测。

本实施例中FPGA视觉检测控制器的视频目标检测单元采用背景差检测算法进行视觉运动目标的检测，背景差检测算法是将采集图像与背景图像作灰度差运算，其中灰度值不为零的点可以认为是目标点。为了提高视觉目标检测的准确性，对背景差检测算法的背景建模采用以多个典型的背景图像构成背景图像库的多图像建模方法。在实际检测过程中，通过在多图像模型中选取合适的背景图像的方法，以提高背景差检测算法准确性。

FPGA视觉检测控制器的光线检测模块采用图像局部光线检测算法，在采集图像上选择五处监控场景光线变化检测区(50×150像素点)，以被检测局部区域内图像的平均灰度直方图信息为检测测度，其中p(z_i)为图像对应的直方图，z_i为灰度级别。对选取的各检测局部图像的平均灰度直方图进行加权归一化处理：

μ＝[μ₁(1),μ₂(2),…μ₅(5)]*K^T

其中K＝[k₁,k₂,…,k₅]是5个光线变化检测点的权重，满足k₁+k₂+…+k₅＝1。

归一化处理后的平均灰度直方图μ如果小于预设的检测阈值T1，光线检测模块的中断输出端INT2置0；视频目标检测单元的粒子群优化模块在中断输入端INT2为0时，对背景差检测算法的背景图像模型进行自适应优化处理。

本实施例中视频目标检测单元的粒子群优化模块采用标准粒子群优化算法：

V_i(t+1)＝V_i(t)+c₁*r₁*(pbest_i(t)-X_i(t))+c₂*r₂*(gbest(t)-X_i(t))

X_i(t+1)＝X_i(t)+V_i(t+1)

其中i＝1,2,…,n，n为种群规模，t为当前迭代次数，r₁，r₂为分布在[0，1]之间的随机数；c₁和c₂为正整数，称为学习因子，分别为认知参数和社会参数，表示粒子i的当前位置； $V_i=\left(v_i^1,v_i^2,...,v_i^D\right)$ 表示粒子i的当前速度； ${\mathrm{pbest}}_i=\left({\mathrm{pbest}}_i^1,{\mathrm{pbest}}_i^2,...,{\mathrm{pbest}}_i^D\right)$ 表示粒子i搜索到的最好解；gbest_i＝(gbest_i1,gbest_i2,…,gbest_in)表示整个粒子群搜索到的最好解。

视频目标检测单元的粒子群优化模块在中断输入端INT2为0时，粒子群优化模块输出Flash片选控制信号FCE1和Flash读写控制信号FR/W1，通过地址输出总线A2[21:0]和数据总线D[7:0]读取Flash中的存储的多图像模型中各背景图像上3个设定检测区域的图像数据，同时与监控场景采集图像上各相同检测区域的图像数据进行特征寻优运算，通过粒子群优化算法的迭代寻优机制，在多图像模型中寻找与监控场景采集图像的背景特征最接近的背景图像；粒子群优化算法以各对应检测区域的距离测度最小为粒子群优化算法的适应度函数，即f(L₂)＝min(L_2i)，

粒子编码采用块编码形式即X＝{X_i|(x_i，y_i，3，3)，i＝1，2....，20}，其中I(x，y),B(x，y)分别为两幅灰度图像相对应像素点(x，y)处的灰度值，n,m分别为图像匹配区域的宽和高的像素点数，(x_i，y_i，3，3)代表3×3像素区域的图像中心点坐标，i＝1,2,…,20为种群规模。

粒子群优化模块输出双口RAM读写控制信号R/W-3、双口RAM片选控制信号CE-1，通过双口RAM地址输出总线AB1[16:0]、双口RAM模块数据总线DB1[7:0]将最优粒子编码、目标检测滑动检测窗的尺寸、最优背景图像的存储地址存入双口RAM模块；

粒子群优化算法迭代寻优后，粒子群优化模块的背景更换中断输出端INT3置0，通知视频目标检测单元的图像检测模块进行背景图像模型的更新操作；视频目标检测单元的图像检测模块在背景更换中断输出端INT3为0时，图像检测模块输出读写控制信号R/W-2、双口RAM片选控制信号CE-2，通过双口RAM地址输出总线AB2[16:0]、双口RAM模块数据总线DB2[7:0]将读取双口RAM模块中的目标检测滑动检测窗的尺寸、最佳背景图像地址，视频目标检测单元的图像检测模块经Flash控制模块读取Flash中的存储的背景图像，实现背景差检测算法中背景图像的更新。

当传感器模块检测到运动目标时，传感器模块输出目标位置检测信号TRI到FPGA视觉检测控制器的逻辑控制单元，逻辑控制单元输出图像检测启动信号控制指令JcQD，控制FPGA视觉检测控制器的视频目标检测单元的图像检测模块进行视觉目标检测，其检测步骤为：

首先，为了提高目标的识别准确度，在背景差运算后的图像上，通过滑动一个尺寸可变的目标检测滑动检测窗。在目标检测滑动检测窗中计算图像垂直方向的灰度值，选取垂直方向灰度值大于阈值T2的列，并计算其总数A，如果列总数A超过阈值T3，有运动目标进入或离开目标检测滑动检测窗；否则在目标检测滑动检测窗中无运动目标进入或离开；

其次，计算目标检测滑动检测窗两端的列灰度值的差是否有变化；如果有变化，减小目标检测滑动检测窗的宽度，直至列灰度值的差小于阈值T4，此时目标检测滑动检测窗的左侧边缘位置即为运动目标的边缘位置，图像检测模块通过目标位置输出信号总线YO[11:0]将运动目标的边缘位置存储到目标位置输出单元的FIFO模块中；

最后，图像检测模块输出图像检测完成信号SrED到逻辑控制单元，准备进行下一帧图像的目标检测。

本具体实施方式采用对CCD摄像头的图像采集信号，利用FPGA并行计算的特性，基于粒子群优化算法的视觉目标检测方法，实时提取视频中的运动目标，借助位置驱动与控制模块实现对视觉目标的检测与控制功能。

Claims (1)

1.一种基于FPGA技术的视觉目标自适应检测控制器，其特征在于：包括CCD摄像头、视频输入模块、时钟模块、传感器模块、位置驱动与控制模块、FPGA视频检测控制器；CCD摄像头的模拟视频输出信号端与视频输入模块的模拟视频输入信号端连接；视频输入模块的视频输出端与FPGA视频检测控制器的视频预处理单元输入端连接，视频输入模块的同步控制信号端与FPGA视频检测控制器的同步控制端连接，视频输入模块的配置控制总线端与FPGA视频检测控制器的配置控制总线端连接；FPGA视频检测控制器的目标位置输出单元的控制信号端与位置驱动与控制模块的控制信号端连接，FPGA视频检测控制器的目标位置输出单元的目标位置信号输出总线与位置驱动与控制模块的目标位置信号输入总线连接，位置驱动与控制模块的驱动信号端与执行电机的驱动信号端连接；FPGA视频检测控制器的目标位置检测输入信号端与传感器模块的目标位置检测输出信号端连接；FPGA视频检测控制器的时钟输入端与时钟模块的时钟输出端连接；FPGA视频检测控制器的数据总线和地址总线分别与FLASH模块、SDRAM模块、SDRAM1模块的数据总线和地址总线连接；FPGA视频检测控制器的SDRAM控制输出端与SDRAM模块的控制输入端连接，FPGA视频检测控制器的SDRAM1控制输出端与SDRAM1模块的控制输入端连接；FPGA视频检测控制器的Flash控制输出端与Flash模块的控制输入端连接；

所述FPGA视频检测控制器由用Verilog硬件描述语言编写的逻辑控制单元、视频预处理单元、视频目标检测单元、目标位置输出单元组成；

所述逻辑控制单元由时钟分频模块、控制模块组成；

所述视频预处理单元由视频控制器模块、FIFO模块、滤波模块、存储模块、SDRAM控制模块组成；

所述视频目标检测单元由Flash控制模块、双口RAM模块、光线检测模块、图像检测模块、粒子群优化模块组成；

所述的目标位置输出单元由输出控制模块、FIFO-A模块组成；

通电之后，FPGA视觉检测控制器首先执行系统初始化程序，FPGA视觉检测控制器的逻辑控制单元的控制模块输出指令到图像预处理单元的视频控制器模块，图像预处理单元的视频控制器模块对视频输入模块进行系统配置；系统配置完成后，FPGA视觉检测控制器的逻辑控制单元的控制模块输出采集触发信号到视频输入模块，视频输入模块开始接收CCD摄像机的模拟输入信号，并转换为相应格式的数字视频信号，数字视频信号经FPGA视觉检测控制器的模拟视频输入数据总线，在时钟的控制下输入到FPGA视觉检测控制器的图像预处理单元的FIFO模块中；

图像预处理单元的FIFO模块通过移位寄存操作将串行输入的图像数据转换为3列并行输出的图像信号；图像预处理单元的FIFO模块的3列并行输出的图像信号并行输入到滤波模块中，进行3×3中值滤波处理，中值滤波算法为：首先将FIFO模块中的视频图像每一列按照升序排序；之后取第一列的最小值、第二列的中值、第三列的最大值；最后取这三个值的中值，即med＝med(min1,med2,max3)；

视频预处理单元的存储模块输出SDRAM读写控制信号、SDRAM片选控制信号到SDRAM控制模块中，经SDRAM控制模块解码处理后输出相应的SDRAM模块、SDRM1模块的片选信号和读写信号，以“乒乓”存储的方式将滤波模块输出的中值滤波处理的视频信号按图像的奇偶场分别存储到SDRAM模块和SDRM1模块中；

一帧图像预处理后，图像预处理单元的存储模块输出图像存储完成中断信号到逻辑控制单元，逻辑控制单元的采集触发信号控制视频输入模块输入下一帧图像，并输出图像检测启动信号到视频目标检测单元，控制视频目标检测单元读取处理过的图像数据；视频目标检测单元接受逻辑控制单元的图像检测启动信号，通过光线检测模块开始对采集图像进行图像光线情况进行检测；FPGA视觉检测控制器的视频目标检测单元采用背景差检测算法进行视觉运动目标的检测，背景差检测算法是将采集图像与背景图像作灰度差运算，其中灰度值不为零的点可以认为是目标点，对背景差检测算法的背景建模采用以多个典型的背景图像构成背景图像库的多图像建模方法；

FPGA视觉检测控制器的光线检测模块采用图像局部光线检测算法，在采集图像上选择五处监控场景光线变化检测区，以被检测局部区域内图像的平均灰度直方图信息为检测测度，其中p(z_i)为图像对应的直方图，z_i为灰度级别；对选取的各检测局部图像的平均灰度直方图进行加权归一化处理：μ＝[μ₁(1),μ₂(2),…μ₅(5)]*K^T，其中K＝[k₁,k₂,…,k₅]是5个光线变化检测点的权重，满足k₁+k₂+…+k₅＝1；归一化处理后的平均灰度直方图μ如果小于预设的检测阈值T1，光线检测模块的中断输出端置0；视频目标检测单元的粒子群优化模块在中断输入端为0时，对背景差检测算法的背景图像模型进行自适应优化处理；

视频目标检测单元的粒子群优化模块采用标准粒子群优化算法；视频目标检测单元的粒子群优化模块在中断输入端为0时，粒子群优化模块读取Flash中存储的多图像模型中各背景图像上3个设定检测区域的图像数据，同时与监控场景采集图像上各相同检测区域的图像数据进行特征寻优运算，通过粒子群优化算法的迭代寻优机制，在多图像模型中寻找与监控场景采集图像的背景特征最接近的背景图像；

粒子群优化模块将最优粒子编码、目标检测滑动检测窗的尺寸、最优背景图像的存储地址存入双口RAM模块；粒子群优化算法迭代寻优后，粒子群优化模块的背景更换中断输出端置0，通知视频目标检测单元的图像检测模块进行背景图像模型的更新操作；视频目标检测单元的图像检测模块在背景更换中断输出端为0时，图像检测模块读取双口RAM模块中的目标检测滑动检测窗的尺寸、最佳背景图像地址，视频目标检测单元的图像检测模块经Flash控制模块读取Flash中存储的背景图像，实现背景差检测算法中背景图像的更新；

当传感器模块检测到运动目标时，传感器模块输出目标位置检测信号到FPGA视觉检测控制器的逻辑控制单元，逻辑控制单元输出图像检测启动信号控制指令，控制FPGA视觉检测控制器的视频目标检测单元的图像检测模块进行视觉目标检测，其检测步骤为：

首先，为了提高目标的识别准确度，在背景差运算后的图像上，通过滑动一个尺寸可变的目标检测滑动检测窗；在目标检测滑动检测窗中计算图像垂直方向的灰度值，选取垂直方向灰度值大于阈值T2的列，并计算其总数A，如果列总数A超过阈值T3，有运动目标进入或离开目标检测滑动检测窗；否则在目标检测滑动检测窗中无运动目标进入或离开；

其次，计算目标检测滑动检测窗两端的列灰度值的差是否有变化；如果有变化，减小目标检测滑动检测窗的宽度，直至列灰度值的差小于阈值T4，此时目标检测滑动检测窗的左侧边缘位置即为运动目标的边缘位置，图像检测模块将运动目标的边缘位置存储到目标位置输出单元的FIFO模块中；

最后，图像检测模块输出图像检测完成信号到逻辑控制单元，准备进行下一帧图像的目标检测。