CN101127906A - 去块滤波器、图像编码器和图像解码器 - Google Patents

去块滤波器、图像编码器和图像解码器 Download PDF

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Abstract

去块滤波器，图像编码器和图像解码器在预定数目的像素组上对可以被划分为块的运动图像数据执行边缘滤波，所述像素组排列在所述块之间的边缘的两侧，包括：处理单元，在多于一个的第一像素组上同时执行列方向边缘滤波，所述第一像素组按行排列在顺着列方向的所述边的两侧，所述边属于当前被处理的宏块；和重新布置单元，将包含在所述多于一个的第一像素组和宏块中，并且已经被所述处理单元处理过的像素，重新布置为各个列的多于一个的第二像素组。

Description

去块滤波器、图像编码器和图像解码器
技术领域
本发明涉及一种用于减少块失真的去块滤波器，也涉及使用这样的去块滤波器的一种图像编码器和一种图像解码器。
背景技术
当前，MPEG(Moving Picture Expert Group，运动图像专家组)标准，ITU-T H.264标准等，是描述视频信号压缩编码技术的技术标准。根据MPEG或者H.264标准，基本宏块的大小为16×16像素。此外，根据H.264标准，必要时也可使用4×4像素大小的块。具体地说，根据H.264标准，一个去块滤波器用于在低比特率时，消除图像中的块失真和改进图像质量。
通用的去块滤波器(deblocking filter)基于滤波的强度以及边界(边缘)当前宏块侧和毗邻宏块侧的像素执行边缘滤波(edge-filtering)，以改变位于边界当前宏块侧四个像素和毗邻宏块侧四个像素的值。像素值的改变增强了相邻像素之间的关联，使得块失真明显减少。边缘滤波包括垂直边缘滤波和水平边缘滤波。垂直边缘滤波是针对垂直(列)方向的边进行的。水平边缘滤波是针对水平(行)方向的边进行的。垂直边是指顺着列方向的边，水平边是指顺着行方向的边。去块滤波器首先进行垂直边缘滤波的操作，然后进行水平边缘滤波的操作。在每次边缘滤波操作期间，如在日本未审查的专利公开文件2005-535198(对应于国际专利公开文件WO2004/014082)中指出的那样，使用上次边缘滤波操作得到的像素值。
图36图示了传统的去块滤波器的垂直边缘滤波操作。在图36中，像素阵列中的各行被分别标记为A到T，像素阵列中的各列被分别标记为0到19。因此，举例来说，位于1行0列的像素称作像素A0，位于20行20列的像素称作像素T19。此外，“时钟”表示用于去块滤波器操作的时钟信号，“当前”表示位于当前宏块侧的四个像素，“毗邻”表示位于毗邻宏块侧的四个像素，“写”表示存储于存储器中的像素，标号91表示当前宏块，其大小为16×16像素。
在传统的垂直边缘滤波中，使用E0到E3的一组四个像素(即四个毗邻侧像素)和宏块91中E4到E7的一组四个像素(即四个当前侧像素)，在一个时钟周期内执行对位于像素E3和E4之间的边的滤波操作，然后，使用宏块中E4到E7的一组四个像素(即四个毗邻侧像素)和宏块中E8到E11的一组四个像素(即四个当前侧像素)，在下一个时钟周期，执行对位于像素E7和E8之间的边的滤波操作。其后，在后续的时钟周期执行类似操作。
如上所述，布置在一行上的第一组四个像素，在第一次边缘滤波操作中作为四个当前侧像素被处理，其后在第二次边缘滤波操作中作为四个毗邻侧像素被使用，其中在行的方向上毗邻第一组四个像素的第二组四个像素被处理。因此，如果一组四个已滤波的像素被原样存储在存储器中，这些存储的像素被要求从存储器中读出以用于下一次边缘滤波操作，因此这样的操作是没有效率的。为了解决这个问题，通常地，一组四个已滤波的像素被一次置入寄存器或类似形式的数据可以相对容易读出的器件中，其后被在向前的方向上的毗邻边的滤波再次使用。具体地说，每像素组，即四个当前侧像素从存储器电路中读出，然后基于和毗邻侧像素的关联以及准备好或预先设置的滤波强度被滤波，每组像素在滤波后，被依次在行方向上存储在存储器电路中。
图37图示了传统的去块滤波器的水平边缘滤波操作。在传统的水平边缘滤波中，每四个时钟周期，一组在水平边缘滤波操作中被处理的四个像素被准备好，在另一组已被水平边缘滤波过的四个像素和上述一组四个像素之间的边上的滤波操作准备被处理，其中所述一组水平边缘滤波过的四个像素被作为四个毗邻侧像素(如图37中标号A4到D4所示)，所述一组准备被处理的四个像素被作为四个当前侧像素(如图37中标号E4到H4所示)。其后，类似操作被执行。
然而，因为在传统的水平边缘滤波中，垂直滤波过的数据在水平(行)方向上被存储到存储器电路，仅当读出必要像素(当前侧像素)的数据的操作完成，才能执行水平边缘滤波，因此增加了必要的处理时间。因此，会发生处理时间的短缺，尤其是在用于大屏幕显示的图像处理时。
发明内容
考虑到上述问题，作出本发明，本发明的第一目的是提供一种去块滤波器，其中减少了处理时间，本发明的第二个目的是提供一种图像编码器和图像解码器，其使用了该去块滤波器。
为了实现的第一个目的，提供了一种去块滤波器，用于在像素组上对可以被划分为块的运动图像数据执行边缘滤波，所述像素组排列在所述块之间的边缘的两侧。该去块滤波器包括：处理单元，用于在多于一个的第一像素组上同时执行列方向边缘滤波，所述第一像素组按行排列在顺着列方向的所述边的两侧，所述边属于当前被处理的宏块；和重新布置单元，用于将包含在所述多于一个的第一像素组和宏块中，并且已经被所述处理单元处理过的像素，重新布置为各个列的多于一个的第二像素组。
为了实现的第二个目的，提供了一种图像编码器，在预定数目的像素组上，对可以被划分为块的运动图像数据执行边缘滤波，所述预定数目的像素组排列在所述块之间的边缘的两侧。该图像编码器其包括：处理单元，其在多于一个的第一像素组上同时执行列方向边缘滤波，所述第一像素组按行排列在顺着列方向的所述边的两侧，所述边属于当前被处理的宏块，和重新布置单元，将包含在所述多于一个的第一像素组和宏块中，并且已经被所述处理单元处理过的像素，重新布置为各个列的多于一个的第二像素组。
为了实现的第二个目的，提供了一种图像解码器，在预定数目的像素组上，对可以被划分为块的运动图像数据执行边缘滤波，所述预定数目的像素组排列在所述块之间的边缘的两侧。该图像解码器其包括：处理单元，其在多于一个的第一像素组上同时执行列方向边缘滤波，所述第一像素组按行排列在顺着列方向的所述边的两侧，所述边属于当前被处理的宏块，和重新布置单元，将包含在所述多于一个的第一像素组和宏块中，并且已经被所述处理单元处理过的像素，重新布置为各个列的多于一个的第二像素组。
通过以下结合附图的描述，本发明的上述和其他目的、特征和有点将变得清楚，附图中通过例子图解了本发明的优选实施例。
附图说明
图1是说明根据本发明的去块滤波器的操作的概要的图。
图2是说明本发明的实施例的图像编码器的构造的方框图。
图3是说明本发明的实施例的图像解码器的构造的方框图。
图4是一个电路方框图，说明根据本发明的第一个实施例的去块滤波器。
图5是当前存储器的结构。
图6A到6H和7A到7H是根据第一个实施例，说明在垂直边缘滤波中的处理区域和在各个处理周期中使用的像素组的图。
图8A到8H和9A到9H是根据第一个实施例，说明在垂直边缘滤波中的各个处理周期中的像素读出区域的图。
图10到13是根据第一个实施例，说明在垂直边缘滤波中，在各个阶段的去块滤波操作的图。
图14是根据第一个实施例，说明在垂直边缘滤波之前和之后，被存储到当前存储器和延迟电路的数据的例子的图。
图15是根据第一个实施例，说明在去块滤波中执行的序列操作的序列图。
图16A到16H和17A到17H是根据第一个实施例，说明在水平边缘滤波中的处理区域和在各个处理周期中使用的像素组的图。
图18A到18H和19A到19H是根据第一个实施例，说明在水平边缘滤波中的各个处理周期中的像素读出区域的图。
图20是根据本发明的第二个实施例，说明去块滤波器的电路方框图。
图21A到21H是根据第二个实施例，说明在垂直边缘滤波中，在各个处理周期中使用的像素组的图。
图22A到22E、23A到23E、24A到24E和25A到25E是根据第二个实施例，说明在水平边缘滤波中的处理区域和各个处理周期中使用的像素组的图。
图26到32是根据第二个实施例，说明在水平边缘滤波中各个阶段的去块滤波的操作的图。
图33是根据第二个实施例，说明在水平边缘滤波中，在去块滤波器中执行的序列操作的序列图。
图34图示了像素的位置，其值被输入到滤波电路中。
图35是说明硬件资源的共享的图。
图36是说明传统的去块滤波器的垂直边缘滤波操作的图。
图37是说明传统的去块滤波器的水平边缘滤波操作的图。
具体实施方式
下面将参考附图，解释本发明的多个优选实施例，附图中相同的标号从头到尾指代相同的部分。首先，说明实现在这些实施例中的本发明的概要，其后解释这些实施例的细节。
1.本发明的概要
图1是说明根据本发明的去块滤波器的操作的概要的图。在下述参考了像素阵列被说明的图的解释中，列方向或垂直方向是图中向下的方向，行方向或水平方向是图中向右的方向。图1中，带斜杠的圆圈表示已经被处理的宏块中的像素，带小点的圆圈表示当前要被处理的宏块中的像素。在下文中，已经被处理的宏块称作参考宏块，当前要被处理的宏块称作当前宏块。带箭头的线表示当前要被处理的像素的顺序。
图1中说明的去块滤波器1执行边缘滤波，以减少由宏块和4×4的块(4×4像素的块)组成的运动图像数据的块失真。具体地说，去块滤波器1在宏块之间和4×4的块之间的边上执行边缘滤波操作。在边缘滤波操作中，使用顺着横跨与该边相交的方向上的边排列的像素组，每个像素组中像素的数目是预定的。去块滤波器1包括处理单元2和重新布置单元3。
处理单元2在顺着行排列的，横跨顺着列方向的当前宏块4或当前宏块4中4×4的块的边的多个像素组(例如，E0到E7像素组和G0到G7像素组)上，同时执行列方向边(垂直边)滤波。例如，在图1所示情况下，在第一个时钟周期，使用E4到E7像素组和G4到G7像素组的处理被执行，在第二个时钟周期，使用F4到F7像素组和H4到H7像素组的处理被执行。
重新布置单元3将按行排列的，包含于当前宏块4中，并且被处理单元2处理的多个像素组，重新布置为各个列的其它像素组。例如，重新布置单元3将E行中的E4到E7像素组，F行中的F4到F7像素组，G行中的G4到G7像素组，H行中的H4到H7像素组，重新布置为第4列上的E4，F4，G4，H4像素组，第5列上的E5，F5，G5，H5像素组，第6列上的E6，F6，G6，H6像素组，第7列上的E7，F7，G7，H7像素组。
在具有上述构造的去块滤波器1中，处理单元2在分布于行上，横跨顺着列方向排列的在当前宏块4上或者内的边的多个像素组上，同时执行边缘滤波，重新布置单元3将分布于行上，包含于当前宏块4，并且已经被处理单元2处理过的多个像素组，重新布置到各个列的其它像素组中。
此外，去块滤波器1也执行行方向边(水平边)滤波。在行方向边缘滤波中，使用多组像素，当前宏块4或者当前宏块4内的顺着行方向的多个边被同时滤波，所述多组像素排列在横跨所述边的多个列中。因此，当顺着行排列的，并将被用于行方向边缘滤波的多组像素被重新布置为顺着列的像素组时，可以快速执行行方向边缘滤波。
2.实施例的细节
下面，本发明的实施例的细节被说明。在下述说明中被作为例子的情形中，本发明被应用于图像编码器和图像解码器，它们按照H.264标准分别编码和解码视频信号。根据H.264标准，可以使用16×16像素的基本宏块，16×8像素的宏块，8×16像素的宏块，8×8像素的宏块中的任意一种。在使用8×8像素的宏块的情形中，可以指定四种子块，其大小为8×8，8×4，4×8，和4×4像素。根据基本的算法，编码和解码被执行如下。即，在编码处理中，每帧被分为多个宏块(作为处理中使用的区域单位)，通过合理地逐个宏块地在帧内预测和帧间预测之间切换，输入图像被编码，在帧内预测中每帧内的空间冗余被利用，在帧间预测中帧间的时间冗余被利用。解码是编码的逆过程。虽然根据H.264标准，预测可以参考前面的和后面的毗邻帧，但是，在下述说明的情形中仅参考在前面和后面其中一侧的帧进行预测。在参考前面和后面两侧的帧进行预测的情形中执行的处理与在仅参考前面和后面其中一侧的帧进行预测的情形中执行的处理类似，尽管在前一个情形中，用于存储运动向量(motion vectors，MVs)的区域大于后者。
2.1图像编码器
首先，下面参考图2，说明了根据本发明的第一和第二实施例的图像编码器的通用结构，图2是说明图像编码器的通用结构的框图。
图像编码器100包括宏块(macroblock，MB)分离器101，运动向量(motion-vector，MV)检测器102，过去帧缓冲器103，帧间预测单元104，帧内预测单元105，当前帧缓冲器106，预测模式(prediction-mode，PM)选择器107，减法器108，正交变换器/量化器109，熵编码器110，逆量化器/逆正交变换器111，加法器112，去块滤波器113，和帧缓冲管理器。
在图像编码器100中，输入图像被宏块分离器101分为多个宏块。宏块的大小是预定的。每个宏块有六个块组成，其中四个块用于亮度分量(Y分量)，两个块用于色度分量(分别用于Cb和Cr分量)。运动向量检测器102，使用在逐个宏块的基础上输入的图像信号和存储于过去帧缓冲器103中的参考图像来检测当前宏块的运动向量。由于一般来说，当前宏块的运动向量与周围的宏块的运动向量高度相关，基于周围的宏块的运动向量，帧间预测单元104计算出运动向量预测值(MVP)，然后计算出在运动向量预测值和当前宏块的运动向量之间的差值，即运动向量差(MVD)。帧内预测单元105，基于存储于当前帧缓冲器106中的数据，执行帧内预测。PM选择器107选择一种对当前宏块最有效编码的编码模式，(例如，通过比较由帧间预测单元104和帧内预测单元105得到的预测误差)，产生关于编码模式的信息(即编码模式信息)。编码模式信息也包含于将被编码的信息中，并被传到熵编码器110中。编码模式信息包含被划分的宏块的大小(通过划分宏块而产生)和子宏块的大小(通过进一步划分被划分的宏块而产生)。
当预测模式选择器107选择帧内预测单元105时，当前宏块的输入图像数据，其由宏块分离器101输出，被原样传输到正交转换器/量化器109中，正交转换器/量化器109正交转换和量化输入图像数据，以产生正交转换系数数据，其被传到熵编码器110。此外，正交转换系数数据被逆量化器/逆正交转换器111解码，并被作为参考图像写入当前帧缓冲器106中。
当预测模式选择器107选择帧间预测时，也就是说，当预测模式选择器107选择由帧间预测单元104计算出的运动向量差时，其被传到熵编码器110。此外，基于运动向量差的预测图像数据通过预测模式选择器107输出到减法器108。减法器108在逐个宏块的基础上计算输入图像和预测图像的差值，并且输出差值到正交转换器/量化器109。正交转换器/量化器109的输出被逆量化器/逆正交转换器111解码，并由加法器112加到由预测模式选择器107输出的预测图像上。其后，加法器112的输出作为参考图像被写入当前帧缓冲器106。
熵编码器110对被编码的数据(信息)执行熵编码，输出熵编码的结果作为压缩编码的图像信号。去块滤波器113对存储于当前帧缓冲器106中的参考图像执行去块滤波(边缘滤波)，以便平滑在宏块上或者内的边缘。边缘滤波过的参考图像通过帧缓冲管理器114被转移并且存储于过去帧缓冲器103。
2.2图像解码器
下面，参考图3，说明了根据本发明的第一和第二实施例的图像解码器的通用结构。图3是说明图像解码器的通用结构的框图。
图像解码器200解码由图2图示的图像编码器100产生的前述压缩编码的图像信号，其包括熵解码器201，逆量化器/逆正交转换器202，加法器203，当前帧缓冲器204，帧内预测单元205，预测模式(PM)选择器206，去块滤波器207，帧缓冲管理器208，过去帧缓冲器209，帧间预测单元210。
输入图像解码器200的压缩编码过的图像信号首先由熵解码器201熵解码。其后，逆量化器/逆正交转换器202对熵解码过的压缩编码过的图像信号执行逆量化和逆正交转换。预测模式选择器206根据由逆量化器/逆正交转换器202产生的编码模式信息，选择帧内预测单元205和帧间预测单元210之一的输出。
在预测模式选择器206选择帧内预测单元205的输出的情形下，由逆量化器/逆正交转换器202重现的图像被写入当前帧缓冲器204。
在图像信号被帧间预测编码的情形下，以运动向量差(motion-vectordifference，MVD)的形式被编码的运动向量数据被逆量化器/逆正交转换器202解码。也就是说，在这种情形下，预测模式选择器206选择帧间预测单元210的输出，并且每个被划分的宏块(即每个运动向量被定义的单元区域)的运动向量差被解码到被划分的宏块(即单元区域)的运动向量数据中。然后，在上述运动向量数据的基础上，预测的图像的数据被重现，并通过预测模式选择器206转移到加法器203中。在加法器203中，预测的图像的数据被加到预测误差上(其通过逆量化器/逆正交转换器202的解码被重现)，由此原始图像的数据被重现并存储到当前帧缓冲器204。原始图像的数据通过去块滤波器207和帧缓冲管理器208被转移到过去帧缓冲器209，然后被存储到过去帧缓冲器209中。
2.3去块滤波器
下面，根据第一和第二实施例，说明去块滤波器113和207的电路结构。因为根据第一和第二实施例的去块滤波器113和207具有相同的电路结构，下面仅说明根据第一和第二实施例的去块滤波器113的电路结构。
2.3.1去块滤波器的构造(第一实施例)
图4是一个电路方框图，说明根据本发明的第一实施例的去块滤波器。图4中的去块滤波器113包括像素选择电路113a和113b，定时控制器113c，写入存储器控制器113d，读存储器控制器113e，当前像素保存存储器113f，上毗邻像素保存存储器113g，左毗邻像素保存存储器113h，当前像素选择电路113i，毗邻像素选择电路113j，滤波电路113k和113m，滤波参数保持电路113n，延迟电路113o，外部存储器接口113p和113q，外部存储器113r。在下文中，当前像素保存存储器可被引用为当前存储器，上毗邻像素保存存储器可被引用为上毗邻存储器，左毗邻像素保存存储器可被引用为左毗邻存储器。
延迟电路113o和外部存储器113r的输出端被连接到像素选择电路113a的输入端，像素选择电路113a选择延迟电路113o和外部存储器113r之一的输出(每个携带一组像素)，并且输出所选择的输出，用于提供给上毗邻存储器113g。
延迟电路113o和图像输入单元(为输入一帧从当前帧缓冲器106输出的像素)的输出端被连接到像素选择电路113b的输入端。像素选择电路113b选择延迟电路113o和图像输入单元之一的输出(携带一组像素)，并且输出所选择的输出，用于提供给当前存储器113f。像素选择电路113b包含多个4×4比特的寄存器，重新布置(互换)垂直边缘滤波过的像素组，以使重新布置过的像素组匹配水平边缘滤波的输入条件，并且输出重新布置过的像素组。
时钟控制器113c控制用于去块滤波器113的各个部分的操作的信号的输入和输出(例如，读和写)定时。当时钟控制器113c接收到参考定时信号时，定时控制器113c发送存储器接口启动信号到写入存储器控制器113d，读存储器控制器113e，滤波参数保持电路113n，以及外部存储器接口113p和113q。
当写入存储器控制器113d接收到存储器接口启动信号时，写入存储器控制器113d输出写地址和写使能信号到当前存储器113f，上毗邻存储器113g和左毗邻存储器113h中的一个或多个。
当读存储器控制器113e接收到存储器接口启动信号时，读存储器控制器113e输出读地址和禁止信号到当前存储器113f，上毗邻存储器113g和左毗邻存储器113h中的一个或多个。
当当前存储器113f从写入存储器控制器113d接收到写使能信号时，响应写使能信号，当前存储器113f通过像素选择电路113b从当前帧缓冲器106接收到宏块中的一组像素，并且保持接收到的像素组。此后，当当前存储器113f从读存储器控制器113e接收到禁止信号时，当前存储器113f输出一个将被作为当前侧像素组读出的像素组。上述像素组，写使能信号和禁止信号通过触发器电路输入当前存储器113f和从当前存储器113f输出。更进一步地，上毗邻存储器113g和左毗邻存储器113h也以类似当前存储器113f的方式操作，以响应写使能信号和禁止信号。
图5图示了当前像素保存存储器(当前存储器)113f的电路组成的结构。当前存储器113f可以存储排列在两条线上的两组像素，每组有四个像素(例如，E4到E7像素组和G4到G7像素组)。此外，当前存储器113f包含保存亮度分量的区域(在地址#0到#31)和保存色度分量的区域(在地址#32到#47和#48到#63)。
参考图4，上毗邻像素保存存储器(上毗邻存储器)113g接收并且保存从像素选择电路113a输出的像素组，作为上毗邻像素组，以响应从写入存储器控制器113d输出的写使能信号。此外，上毗邻存储器113g输出上毗邻像素组，以响应从读存储器控制器113e输出的禁止信号。
左毗邻存储器113h接收并且保存从延迟电路113o输出的像素组，作为左毗邻像素组，以响应从写入存储器控制器113d输出的写使能信号。此外，左毗邻存储器113h输出左毗邻像素组，以响应从读取存储器控制器113e输出的禁止信号。
当前存储器113f的输出端被连接到当前像素选择电路113i的输入端。当前像素选择电路从滤波电路113k和113m中选择一个作为从当前存储器113f输出的每组像素的目的地，并且输出此像素组到滤波电路113k和113m中选定的一个。输入到当前像素选择电路113i的像素组是当前侧像素组。
延迟电路113o，上毗邻存储器113g和左毗邻存储器113h的输出端被连接到毗邻像素选择电路113j的输入端。毗邻像素选择电路113j选择滤波电路113k和113m其中之一作为从延迟电路113o，上毗邻存储器113g和左毗邻存储器113h输出的每组像素的目的地，并且将像素组输出到滤波电路113k和113m中选定的一个。输入到毗邻像素选择电路113j的像素组是上毗邻像素组或者左毗邻像素组。此后，上毗邻像素组和左毗邻像素组被统称作毗邻侧像素。
滤波电路113k和113m中的每个使用从当前像素选择电路113i输出的当前侧像素和从毗邻像素选择电路113j输出的毗邻侧像素来执行边缘滤波。此时，使用从滤波参数保持电路113n提供的，说明滤波强度的滤波参数。也就是说，根据本发明的实施例的去块滤波器113包含两个滤波电路113k和113m(实现两个处理线)，使得处理可以在两个滤波电路113k和113m中并行执行。
在滤波电路113k和113m输出数据后两个时钟周期，延迟电路113o输出从滤波电路113k和113m中输出的数据。两个时钟周期的延迟对应于一个下述说明的处理周期。
外部存储器接口113p和113q分别输出写访问信号和读访问信号到外部存储器113r，以响应从定时控制器113c输出的定时信号。
外部存储器113r由同步动态随机访问存储器(Synchronous DynamicRandom Access Memory，SRAM)等组成。当外部存储器113r接收到写访问信号时，外部存储器113r读入从当前存储器113f输出的像素组。当外部存储器113r接收到读访问信号时，外部存储器113r输出指定的像素组到像素选择电路113a。
2.3.2在去块滤波器中的处理(第一实施例)
以下，说明根据第一实施例的在去块滤波器113中执行的处理。在当前和毗邻宏块未被交织的情况下执行根据第一实施例的边缘滤波。在去块滤波器中执行的处理(即边缘滤波)包括垂直边缘滤波和水平边缘滤波。
2.3.2.1垂直边缘滤波(第一实施例)
首先，下面说明根据第一实施例的垂直边缘滤波。图6A-6H和7A-7H是指示在根据第一实施例的垂直边缘滤波中的相应处理周期中使用的处理区域和像素组的图。虽然为了说明简单，仅仅在图6A、6B和6C中指示了边缘，但是在垂直边缘滤波中，通过连续地使用在图6A-6H和7A-7H中图解的处理区域(每个具有4个像素的垂直宽度和8个像素的水平宽度)，在从左向右和从上向下扫描宏块的同时，执行用于滤波垂直边缘(沿垂直方向的边缘)的处理。所述处理区域是包含在相应的处理周期中使用的像素的区域。在垂直边缘滤波期间，在处理中连续地使用位于垂直方向(垂直于扫描(水平)方向)的每对边缘两侧的像素组。每个处理周期由两个时钟周期构成，并且对应于单位处理时间。每次在一个处理周期中完成使用在第一处理区域中的像素的处理时，通过以类似的方式使用在所述处理区域右面(从第一处理区域向右移位四个像素)定位的第二处理区域中的像素来执行在下一个处理周期中的处理。
在第一处理周期中，所述处理区域是在图6A中图解的行E-H和列0-7上延伸的区域。在第一处理周期中的第一时钟周期中，通过使用像素E0-E7的组和像素G0-G7的组来同时处理沿着垂直方向定位的在像素E3和E4之间的边缘和在像素G3和G4之间的边缘。此时，通过滤波电路113k来执行使用像素E0-E7的组的处理，并且通过滤波电路113m来执行使用像素G0-G7的组的处理。然后，在第一处理周期中的第二时钟周期中，通过使用像素F0-F7的组和像素H0-H7的组来同时处理沿着垂直方向定位的在像素F3和F4之间的边缘和在像素H3和H4之间的边缘。此时，通过滤波电路113k来执行使用像素F0-F7的组的处理，并且通过滤波电路113m来执行使用像素H0-H7的组的处理。
在第二和第三处理周期中，分别如图6B和6C中所示那样定位处理区域。当完成使用在位于当前宏块的最右位置的处理区域中的像素(例如如图6D中所示)的处理时，通过使用在当前宏块的左端上的位置定位的处理区域中的像素(例如如图6E中所示)来执行在下一个处理周期中的处理。当完成使用如图7H中所示的当前宏块的右下端定位的处理区域中的像素的处理时，完成当前宏块的垂直边缘滤波。
如上所述，去块滤波器113读出在当前宏块中的所有像素，并且执行垂直边缘滤波。另外，从上述的说明可以明白，图6A-6H和7A-7H示出了处理的顺序，而不是从当前存储器113f读出像素的顺序。以下，说明在根据第一实施例的垂直边缘滤波期间从当前存储器113f向滤波电路113k和113m读出像素的操作。
图8A-8H和9A-9H是指示在根据第一实施例的垂直边缘滤波中在相应的处理周期中读出的像素的区域(4×4块)(像素读出区域)的图，其中，分别在图8A-8H和9A-9H中指示的像素读出区域对应于在图6A-6H和7A-7H中所示的处理区域。即，在根据第一实施例的垂直边缘滤波中在相应的处理周期中连续地读出在图8A-8H和9A-9H中所示的像素读出区域中的所述4×4像素，以便从左向右和从上向下扫描当前宏块。
在第一处理周期中的第一和第二时钟周期中，读取存储器控制器113e读出在图8A中图解的位于当前宏块的左上的第一像素读出区域中的4×4像素。具体来说，在第一处理周期中的第一时钟周期中，读取存储器控制器113e读出在第一像素读出区域中的第一和第三水平线(行)中两组四个连续像素(E4-E7和G4-G7)。然后，在第一处理周期中的第二时钟周期中，读取存储器控制器113e读出在第一像素读出区域中的第二和第四水平线(行)中两组四个连续像素(F4-F7和H4-H7)。即，在第二时钟周期中读出的像素分别位于在第一时钟周期中读出的对应像素下的一行。
在第二处理周期中的第一和第二时钟周期中，读取存储器控制器113e读出位于在图8A中图解的第一像素读出区域右面的、在图8B中图解的第二像素读出区域中的4×4像素。具体来说，在第二处理周期中的第一时钟周期中，读取存储器控制器113e读出在第二像素读出区域中的第一和第三水平线(行)中的两组四个连续像素(E8-E11和G8-G11)。然后，在第二处理周期中的第二时钟周期中，读取存储器控制器113e读出在第二像素读出区域中的第二和第四水平线(行)中的两组四个连续像素(F8-F11和H8-H11)。即，在第二时钟周期中读出的像素分别位于在第一时钟周期中读出的对应像素下的一行。
类似地，读取存储器控制器113e分别在第三和第四处理周期中读出在图8C和8D中图解的第三和第四像素读出区域中的4×4像素。在第四处理周期中读出位于当前宏块的最右位置的、在图8D中图解的第四处理区域中的像素之后，在下一个(第五)处理周期中读出位于当前宏块的下四行中最左位置的、图8E中图解的第五处理区域中的像素。具体来说，在第五处理周期中的第一时钟周期中，读取存储器控制器113e读出在第五像素读出区域中的第一和第三水平线(行)中的两组四个连续像素(I4-I7和K4-K7)。然后，在第五处理周期中的第二时钟周期中，读取存储器控制器113e读出在第五像素读出区域中的第二和第四水平线(行)中的两组四个连续像素(J4-J7和L4-L7)。即，在第二时钟周期中读出的像素分别位于在第一时钟周期中读出的对应像素下的一行。其后，读取存储器控制器113e在随后的处理周期中连续地执行用于读出在图8F-8H和9A-9H中图解的剩余像素读出区域中的4×4像素的类似操作，以便读出在当前宏块中的所有像素。
在每个时钟周期中读出的两条线中的两组四个连续像素分别被输入到滤波电路13k和113m，以便并行执行使用在所述两条线中的像素的滤波。其后，被滤波的像素被延迟电路113o延迟一个周期，然后进入像素选择电路113a。因为在根据第一实施例的去块滤波器中的垂直边缘滤波中的单位处理时间是一个处理周期，因此在延迟电路113o中的延迟时间是一个处理周期。如果单位处理时间是两个周期，则在延迟电路113o中的延迟是两个周期。
以下，说明在相应阶段中的垂直边缘滤波期间去块滤波器的操作。图10-13是指示在相应阶段的根据第一实施例的垂直边缘滤波期间去块滤波器的操作的图。
图10示出了在根据第一实施例的垂直边缘滤波中在第一阶段中执行的操作。
首先，从当前存储器113f向当前像素选择电路113i输出像素E4-E7和G4-G7的组。然后，当前像素选择电路113i向滤波电路113k提供像素E4-E7的组，并且向滤波电路113m提供像素G4-G7的组。另外，左毗邻存储器113h向毗邻像素选择电路113j输出像素E0-E3和G0-G3的组，其在前一个处理周期中被存储在左毗邻存储器113h中。毗邻像素选择电路113j向滤波电路113k提供像素E0-E3的组，并且向滤波电路113m提供像素G0-G3的组。
然后，滤波电路113k通过使用像素E4-E7的组(其从当前存储器113f输出，并且被当前像素选择电路113i选择)和像素E0-E3的组(其从左毗邻存储器113h输出，并且被毗邻像素选择电路113j选择)来执行垂直边缘滤波，并且向延迟电路113o输出垂直边缘滤波的结果。与由滤波电路113k的上述操作并行地，滤波电路113m通过使用像素G4-G7的组(其从当前存储器113f输出，并且被当前像素选择电路113i选择)和像素G0-G3的组(其从左毗邻存储器113h输出，并且被毗邻像素选择电路113j选择)来执行垂直边缘滤波，并且向延迟电路113o输出垂直边缘滤波的结果。
图11示出了在根据第一实施例的垂直边缘滤波中在第二阶段中执行的操作。
首先，从当前存储器113f向当前像素选择电路113i输出像素F4-F7和H4-H7的组。然后，当前像素选择电路113i向滤波电路113k提供像素F4-F7的组，并且向滤波电路113m提供像素H4-H7的组。另外，左毗邻存储器113h向毗邻像素选择电路113j输出在前一个处理序列中存储在左毗邻存储器113h中的像素F0-F3和H0-H3的组。毗邻像素选择电路113j向滤波电路113k提供像素F0-F3的组，并且向滤波电路113m提供像素H0-H3的组。
然后，滤波电路113k通过使用像素F4-F7的组(其从当前存储器113f输出，并且被当前像素选择电路113i选择)和像素F0-F3的组(其从左毗邻存储器113h输出，并且被毗邻像素选择电路113j选择)来执行垂直边缘滤波，并且向延迟电路113o输出垂直边缘滤波的结果。与由滤波电路113k的上述操作并行地，滤波电路113m通过使用像素H4-H7的组(其从当前存储器113f输出，并且被当前像素选择电路113i选择)和像素H0-H3的组(其从左毗邻存储器113h输出，并且被毗邻像素选择电路113j选择)来执行垂直边缘滤波，并且向延迟电路113o输出垂直边缘滤波的结果。
图12示出了在根据第一实施例的垂直边缘滤波中第三阶段中执行的操作。
首先，延迟电路113o输出像素E4-E7和G4-G7的组(在向延迟电路113o输入像素E4-E7和G4-G7的组后的一个处理周期)。然后，毗邻像素选择电路113j向滤波电路113k提供像素E4-E7的组(作为毗邻端像素的组)，并且向滤波电路113m提供像素G4-G7的组(作为毗邻侧像素的组)。另外，从当前存储器113f向当前像素选择电路113i输出像素E8-E11和G8-G11的组，并且当前像素选择电路113i向滤波电路113k提供像素E8-E11的组，并且向滤波电路113m提供像素G8-G11的组。
然后，滤波电路113k通过使用像素E8-E11的组(其从当前存储器113f输出，并且被当前像素选择电路113i选择)和像素E4-E7的组(其从延迟电路113o输出，并且被毗邻像素选择电路113j选择)来执行垂直边缘滤波，并且向延迟电路113o输出垂直边缘滤波的结果。与由滤波电路113k的上述操作并行地，滤波电路113m通过使用像素G8-G11的组(其从当前存储器113f输出，并且被当前像素选择电路113i选择)和像素G4-G7的组(其从延迟电路113o输出，并且被毗邻像素选择电路113j选择)来执行垂直边缘滤波，并且向延迟电路113o输出垂直边缘滤波的结果。
而且，像素选择电路113b读入从延迟电路113o输出的像素E4-E7和G4-G7的组，并且向当前存储器113f提供所选择的像素组。
图13示出了在根据第一实施例的垂直边缘滤波中在第四阶段中执行的操作。
首先，延迟电路113o输出像素F4-F7和H4-H7的组。然后，毗邻像素选择电路113j向滤波电路113k提供像素F4-F7的组(作为毗邻侧像素的组)，并且向滤波电路113m提供像素H4-H7的组(作为毗邻侧像素的组)。另外，从当前存储器113f向当前像素选择电路113i输出像素F8-F11和H8-H11的组，并且当前像素选择电路113i向滤波电路113k提供像素F8-F11的组，并且向滤波电路113m提供像素H8-H11的组。
然后，滤波电路113k通过使用像素F8-F11的组(其从当前存储器113f输出，并且被当前像素选择电路113i选择)和像素F4-F7的组(其从延迟电路113o输出，并且被毗邻像素选择电路113j选择)来执行垂直边缘滤波，并且向延迟电路113o输出垂直边缘滤波的结果。与由滤波电路113k的上述操作并行地，滤波电路113m通过使用像素H8-H11的组(其从当前存储器113f输出，并且被当前像素选择电路113i选择)和像素H4-H7的组(其从延迟电路113o输出，并且被毗邻像素选择电路113j选择)来执行垂直边缘滤波，并且向延迟电路113o输出垂直边缘滤波的结果。
而且，像素选择电路113b读入从延迟电路113o输出的像素F4-F7和H4-H7的组，在每列中互换像素E4-E7和G4-G7(其在第二处理周期中在第一时钟周期中被获得的)与像素F4-F7和H4-H7(其是在第二处理周期中在第二(当前)时钟周期中被获得的)，并且向当前存储器113f输出被互换的像素E4、F4、G4和H4的组、被互换的像素E5、F5、G5和H5的组、被互换的像素E6、F6、G6和H6的组、被互换的像素E7、F7、G7和H7的组。写入存储器控制器113d控制当前存储器113f以便在当前存储器113f中在地址#0中存储被互换的像素E4、F4、G4和H4的组、被互换的像素E6、F6、G6和H6的组，在地址#1中存储被互换的像素E5、F5、G5和H5的组、被互换的像素E7、F7、G7和H7的组。
其后，在随后的处理周期中，当左毗邻像素属于参考宏块时执行类似于在第一处理周期中(即在第一和第二阶段中)执行的上述操作的操作，并且，当左毗邻像素属于当前宏块时执行类似于在第二处理周期中(即在第三和第四阶段中)执行的上述操作的操作。
而且，作为用于随后的垂直边缘滤波操作的左毗邻像素，在左毗邻存储器113h中存储通过使用在位于图6D、6H、7D或者7H中图解的当前宏块中的最右位置的处理区域中的像素而边缘滤波的像素E16-E19、F16-F19、G16-G19、H16-H19、……、Q16-Q19、R16-R19、S16-S19和T16-T19。
图14是指示在根据第一实施例的垂直边缘滤波前后在当前存储器113f和延迟电路113o中存储的数据的示例的图。
如图14中所示，在第二处理周期中第一时钟周期前的阶段中，在延迟电路113o中保存像素E4-E7、F4-F7、G4-G7、H4-H7的组，并且在当前存储器113f中的地址#0的区域是空的，因为已经在第一处理周期中的第一时钟周期中从地址#0读出了像素E4-E7和G4-G7的组。另外，在当前存储器113f中的地址#1的区域也是空的，因为已经在第一处理周期中的第二时钟周期中从地址#1读出了像素F4-F7和H4-H7的组。
在完成在第二处理周期中的操作后，在延迟电路113o中保存像素E8-E11、F8-F11、G8-G11、H8-H11的组。另外，在第二处理周期中的第二时钟周期中在地址#0中存储在当前的垂直边缘滤波中在第二处理周期中由像素选择电路113b重新布置(互换)的像素E4、F4、G4和H4的组和像素E6、F6、G6和H6的组，并且，在第二处理周期中的第二时钟周期中在地址#1中存储在当前的垂直边缘滤波中在第二处理周期中由像素选择电路113b重新布置(互换)的像素E5、F5、G5和H5的组和像素E7、F7、G7和H7的组。
图15是指示根据第一实施例的由去块滤波器执行的操作序列的时序图。在图15中，“当前”指示从当前存储器113f读出的像素的组，“毗邻”指示从左毗邻存储器113h读出的像素的组，“滤波数据”指示从延迟电路输出的像素，“写入”指示通过像素选择电路113b在当前存储器113f中写回的像素的组，并且每个宽箭头符号表示在像素组之间的组合。
如上所述，在第一处理周期(两个时钟脉冲)中执行在第一阶段和第二阶段中的操作。然后，在第二处理周期中执行在第三和第四阶段中的操作。然后，在第三处理周期中的操作之前，通过像素选择电路113b在当前存储器113f中写回为了水平边缘滤波而重新布置的、在行E-H列4-7中的像素组。随后，在第三处理周期中的操作后(在执行第四处理周期中的操作之前)，通过像素选择电路113b在当前存储器113f中写回为了水平边缘滤波而重新布置的、在行E-H列8-11中的像素组。在第四处理周期中的操作后(在执行第五处理周期中的操作之前)，通过像素选择电路113b在当前存储器113f中写回为了水平边缘滤波而重新布置的、在行E-H列12-15中的像素组。
如上所述，为了水平边缘滤波而重新布置像素组。当完成垂直边缘滤波时，也完成用于水平边缘滤波的像素组的重新布置，以便有可能快速地执行水平边缘滤波。
2.3.2.2水平边缘滤波(第一实施例)
接着，下面说明根据第一实施例的水平边缘滤波。图16A-16H和17A-17H是指示在根据第一实施例的水平边缘滤波中的相应处理周期中使用的处理区域和像素组的图。虽然为了说明简单，仅仅在图16A中指示了边缘，但是在水平边缘滤波中，通过连续地使用在图16A-16H和17A-17H中图解的处理区域(每个具有8个像素的垂直宽度和4个像素的水平宽度)，在从上向下和从左向右扫描宏块的同时，执行用于滤波水平边缘(沿水平方向的边缘)的处理。所述处理区域是包含在相应的处理周期中在水平边缘滤波中使用的像素的区域。在水平边缘滤波期间，连续地处理位于水平方向的边缘两侧的像素组。在水平边缘滤波中，每个处理周期也由两个时钟周期构成，并且对应于单位处理时间。每次完成使用在第一处理区域中的像素在处理周期中对于水平边缘滤波的处理时，通过使用位于所述第一处理区域下面的第二处理区域中的像素来执行在下一个处理周期中的用于水平边缘滤波的处理。
在水平边缘滤波的第一处理周期中，所述处理区域是在图16A中图解的在行A-H和列4-7上延伸的区域。在第一处理周期中的第一时钟周期中，通过使用像素A4、B4、C4、D4、E4、F4、G4和H4的组和像素A6、B6、C6、D6、E6、F6、G6和H6的组来同时处理沿着水平方向定位的在像素D4和E4之间的边缘和在像素D6和E6之间的边缘。此时，通过滤波电路113k来执行使用像素A4、B4、C4、D4、E4、F4、G4和H4的组的处理，并且通过滤波电路113m来执行使用像素A6、B6、C6、D6、E6、F6、G6和H6的组的处理。然后，在第一处理周期中的第二时钟周期中，通过使用像素A5、B5、C5、D5、E5、F5、G5和H5的组和像素A7、B7、C7、D7、E7、F7、G7和H7的组来同时处理沿着水平方向定位的在像素D5和E5之间的边缘和在像素D7和E7之间的边缘。此时，通过滤波电路113k来执行使用像素A5、B5、C5、D5、E5、F5、G5和H5的组的处理，并且通过滤波电路113m来执行使用像素A7、B7、C7、D7、E7、F7、G7和H7的组的处理。
在第二处理周期中，使用在图16B中图解的处理区域，并且在第一和第二时钟周期中执行与第一处理周期类似的处理。当完成使用在位于当前宏块的底部的处理区域中的像素(例如如图16D中所示)的处理时，通过使用在下4列中当前宏块的顶端上的位置定位的处理区域中的像素(例如如图16E中所示)来执行在下一个处理周期中的处理。当完成(例如如图17E中所示)使用在当前宏块的右下端定位的处理区域中的像素的处理时，完成用于水平边缘滤波的处理。
以在一列中排列在每个组中的像素的方式来以先前的处理序列在外部存储器113r中预先存储在水平边缘滤波中使用的参考宏块中的像素A4、B4、C4、D4的组、像素A5、B5、C5、D5的组、…、像素A18、B18、C18、D18的组和像素A19、B19、C19、D19的组。当执行当前宏块的水平边缘滤波时，从外部存储器113r通过像素选择电路113a向上毗邻存储器113g输入在参考宏块中的上述像素的数据。具体来说，当使用位于在图16A、16E、17A和17E中图解的位置的处理区域时，读出如上被输入到上毗邻存储器113g中的像素的数据。
另外，在当前宏块的水平边缘滤波中，在外部存储器113r中存储作为用于下一个宏块的水平边缘滤波的上毗邻像素的像素的数据。具体来说，作为上毗邻像素在外部存储器113r中存储通过使用在图16D、16H、17D和1 7H中图解的处理区域中的像素而执行的水平边缘滤波获得的像素Q4、R4、S4和T4的组、像素Q5、R5、S5和T5的组、……、像素Q18、R18、S18和T18的组和像素Q19、R19、S19和T19的组。
接着，下面说明根据第一实施例在垂直边缘滤波期间从当前存储器113f向滤波电路113k和113m读出像素的操作。
图18A-18H和19A-19H是用于指示根据第一实施例的在水平边缘滤波中在相应的处理周期中读出的像素的区域(即像素读出区域)的图，其中，分别在图18A-18H和19A-19H中所示的像素读出区域对应于在图16A-16H和17A-17H中所示的处理区域。即，在根据第一实施例的水平边缘滤波中在相应的处理周期中连续读出在图18A-18H和19A-19H中所示的像素读出区域中的4×4像素，以便从上向下和从左向右扫描当前宏块。
在第一处理周期中的第一和第二时钟周期中，读取存储器控制器113e读出在图18A中图解的位于当前宏块的左上的第一像素读出区域中的4×4像素。具体来说，在第一时钟周期中，读取存储器控制器113e读出在第一像素读出区域中的第一和第三垂直线(列)中的四个连续像素E4、F4、G4和H4的组和四个连续像素E6、F6、G6和H6的组。然后，在第二时钟周期中，读取存储器控制器113e读出在第一像素读出区域中的第二和第四垂直线(列)中的四个连续像素E5、F5、G5和H5的组和四个连续像素E7、F7、G7和H7的组。即，在第二时钟周期中读出的像素分别位于在第一时钟周期中读出的对应像素挨着的列。
在第二处理周期中的第一和第二时钟周期中，读取存储器控制器113e读出位于第一像素读出区域紧下的、在图18B中图解的第一像素读出区域中的4×4像素。具体来说，在第一时钟周期中，读取存储器控制器113e读出在第二像素读出区域中的第一和第三垂直线(列)中的四个连续像素I4、J4、K4和L4的组和四个连续像素I6、J6、K6和L6的组。然后，在第二时钟周期中，读取存储器控制器113e读出在第二像素读出区域中的第二和第四垂直线(列)中的四个连续像素I5、J5、K5和L5的组和四个连续像素I7、J7、K7和L7的组。即，在第二时钟周期中读出的像素分别位于在第一时钟周期中读出的对应像素挨着的列。
在第四处理周期中读出位于在图18D中图解的当前宏块的底部像素读出区域中的4×4像素后，在下一个(第五)处理周期中读出位于当前宏块的下四列中最上位置的、图18E中图解的当前宏块顶部的像素读出区域中的4×4像素。具体来说，在第五处理周期中的第一时钟周期中，读取存储器控制器113e读出在第五像素读出区域中的第一和第三垂直线(列)中的四个连续像素E8、F8、G8、H8的组和四个连续像素E10、F10、G10、H10的组。然后，在第五处理周期中的第二时钟周期中，读取存储器控制器113e读出在第五像素读出区域中的第二和第四垂直线(列)中的四个连续像素E9、F9、G9、H9的组和四个连续像素E11、F11、G11、H11的组。即，在第二时钟周期中读出的像素分别位于在第一时钟周期中读出的对应像素挨着的列。
其后，读取存储器控制器113e在随后的处理周期中连续地执行用于读出在图18F-18H和19A-19H中图解的剩余像素读出区域中的4×4像素的类似操作，以便读出在当前宏块中的所有像素。
2.3.3去块滤波器的优点(第一实施例)
如上所述，根据本发明的第一实施例，通过滤波电路113k和113m来同时对于垂直边缘滤波处理在多个行中排列的像素的多个组，以便有可能迅速地获得用于水平边缘滤波的像素。另外，因为像素选择电路113b将垂直边缘滤波的像素重新布置为在列中排列的像素组并且在当前存储器113f中写回重新布置的像素组，因此读取存储器控制器113e可以在水平边缘滤波中从当前存储器113f连续地读出像素组。
而且，根据第一实施例，在水平边缘滤波中同时读出在两条线(列)中排列的四个连续像素的两个组，当前存储器113f具有用于每个地址的8个像素的存储容量是足够的，而在传统的水平边缘滤波中对于每个地址需要16个像素的存储容量。因此，根据第一实施例，与传统的去块滤波器相比较，有可能高效地使用存储器。
而且，因为并行排列滤波电路113k和113m，因此有可能在垂直边缘滤波后迅速地准备用于水平边缘滤波中的像素。
例如，在每个帧具有1920×1088像素的大小的情况下，作为用于处理在每个宏块中的亮度分量所需要的时钟周期的数量(64)和用于处理在每个宏块中的色度分量所需要的时钟周期的数量(32)的和，96个时钟周期被估计为在传统的去块滤波器中的每个宏块的垂直边缘滤波所需要的时间，其中，用于处理在每个宏块中的亮度分量所需要的时钟周期的数量(64)被估计为用于处理在每条线中的亮度分量所需要的时钟周期的数量(4)与在亮度块中的线的数量(16)的乘积，并且，用于处理在每个宏块中的色度分量所需要的时钟周期的数量(32)被估计为每个色度分量的处理所需要的时钟周期的数量(2)与在色度块(16)中的线的数量的乘积。
在上述情况下，作为用于处理在每个宏块中的亮度分量所需要的时钟周期的数量(320)和用于处理在每个宏块中的色度分量所需要的时钟周期的数量(128)的和，448个时钟周期被估计为每个宏块的水平边缘滤波所需要的时间，其中，用于处理在每个宏块中的亮度分量所需要的时钟周期的数量(320)被估计为用于处理在每条线中的亮度分量所需要的时钟周期的数量(20)与在亮度块中的线的数量(16)的乘积，并且，用于处理色度分量所需要的时钟周期的数量(128)被估计为在每条线中的色度分量的处理所需要的时钟周期的数量(8)与在色度块(16)中的线的数量的乘积。通过下述方式来估计用于处理在每条线中的亮度分量所需要的时钟周期的数量(20)：通过获得每条边的处理所需要的时钟周期的数量(4)和在每条线(4)中的边的数量的乘积，并且向所述乘积加上4(时钟周期)。在每条线中的色度分量的处理所需要的时钟周期的数量(8)被估计为用于读出和滤波所需要的时钟周期的数量(6)和用于写入所需要的时钟周期的数量(2)的和。
因此，每个宏块的边缘滤波所需要的时钟周期的总数被估计为544，其作为每个宏块的垂直边缘滤波所需要的时钟周期的数量(96)和每个宏块的水平边缘滤波所需要的时钟周期的数量(448)的和。在去块滤波器的工作频率是100MHz的情况下，每个帧的处理时间被估计为40.839毫秒，其作为每个宏块的边缘滤波所需要的时钟周期的总数(544)、在行方向上排列的宏块的数量(120)、在列方向上排列的宏块的数量(68)和时钟周期长度(9.2纳秒)的乘积。例如，用于每秒处理30帧所需要的时间被估计为1.225秒，其作为上述的每帧处理时间(40.839毫秒)与帧的数量(30)的乘积。因此，在需要每秒30帧的处理的情况下，不能在一秒中完成30帧的处理。
另一方面，在根据第一实施例的去块滤波器中每个宏块的垂直边缘滤波所需要的时间被估计为48时钟周期，其作为在每个宏块中的亮度分量的处理所需要的时钟周期的数量(32)与在每个宏块中的色度分量的处理所需要的时钟周期的数量(16)的和，其中，在每个宏块中的亮度分量的处理所需要的时钟周期的数量(32)被估计为在每个宏块中的亮度块中的每个4×4块的处理所需要的垂直边缘滤波的数量(2)与在每个宏块中的亮度块中的4×4块的数量(16)的乘积，并且，在每个宏块中的色度分量的处理所需要的时钟周期的数量(8)被估计为在每个宏块中的两个色度块的每个中的每个4×4块的处理所需要的时钟周期的数量(2)与在所述两个色度块中的4×4块的数量(4)的乘积。
另外，在根据第一实施例的去块滤波器中的每个宏块的水平边缘滤波所需要的时间被估计为204个时钟周期，其作为在每个宏块中的亮度分量的处理所需要的时钟周期的数量(130)和在每个宏块中的色度分量的处理所需要的时钟周期的数量(74)的和。亮度分量的处理所需要的时钟周期的数量(130)被估计为在每个宏块中的亮度分量的水平边缘滤波期间在每个宏块中的亮度块的处理所需要的时钟周期的数量(64)、在亮度块的底部的写入操作所需要的时钟周期的数量(16)和在缓冲器电路中的延迟时钟周期的数量(50)的和。亮度块的水平边缘滤波所需要的时钟周期的数量(64)被估计为在亮度块中的4×4块的每个的水平边缘滤波所需要的时钟周期的数量(4)和在亮度块中的4×4块的数量(16)的乘积。在亮度块的底部的写入操作所需要的时钟周期的数量(16)被估计为位于亮度块底部的4×4块的每个的写入操作所需要的时钟周期的数量(4)和位于亮度块的底部的4×4块的数量(4)的乘积。在缓冲器电路中的延迟时钟周期的数量(50)被估计为25个时钟周期乘以2。在每个宏块中的色度分辨率的处理所需要的时钟周期的数量(74)被估计为在每个宏块的色度分量的水平边缘滤波期间在每个宏块中的两个色度块的处理所需要的时钟周期的数量(32)、在所述两个色度块的底部的写入操作所需要的时钟周期的数量(8)和在缓冲器电路中的延迟时钟周期的数量(34)的和。在每个宏块中的两个色度块的处理所需要的时钟周期的数量(32)被估计为在两个色度块中的4×4块的每个的处理所需要的时钟周期的数量(4)与在每个宏块中的两个色度块中的4×4块的数量(8)的乘积。在所述两个色度块的底部的写入操作所需要的时钟周期的数量(8)被估计为在位于亮度块的底部的4×4块的每个的写入操作所需要的时钟周期的数量(4)与位于亮度块底部的4×4块的数量(2)的乘积。在每个宏块中的色度分量的水平边缘滤波期间在缓冲器电路中的延(34个时钟周期)被估计为17个时钟周期乘以2。
因此，每个宏块的边缘滤波所需要的时钟周期的总数被估计为252个时钟周期，其作为每个宏块的垂直边缘滤波所需要的48个时钟周期和每个宏块的水平边缘滤波所需要的204个时钟周期的和。在去块滤波器的工作频率是100MHz的情况下，每个帧的处理时间被估计为18.918毫秒，其作为每个宏块的边缘滤波所需要的时钟周期的总数(252)、在行方向上排列的宏块的数量(68)和时钟周期长度(9.2纳秒)的乘积。例如，用于每秒处理30个帧所需要的时间被估计为0.568秒，其作为每个宏块的边缘滤波的上述总的时间(18.918毫秒)和帧的数量(30)的乘积。即，根据本发明的第一实施例的去块滤波器113中的宏块的边缘滤波所需要的时间小于在传统的去块滤波器中所需要的时间的一半。因此，即使在需要每秒30个帧的处理的情况下，也可以在一秒内完成所述处理。
2.3.4去块滤波器的结构(第二实施例)
以下，说明根据本发明的第二实施例的去块滤波器。在下面的第二实施例的说明中，一般仅仅说明与第一实施例的差别，不说明与第一实施例类似的特征和操作。图20是指示根据本发明的第二实施例的去块滤波器的电路方框图。
根据第二实施例的图20的去块滤波器113-1与第一实施例不同在于：在图20的去块滤波器113-1中的当前像素选择电路113s的布置和功能与在图4的去块滤波器113中的当前像素选择电路113i的布置和功能不同。
延迟电路113o和当前存储器113f的输出端连接到当前像素选择电路113s的输入端。当前像素选择电路113s选择滤波电路113k和113m之一来作为从延迟电路113o或者当前存储器113f输出的每组像素的目的地，并且向滤波电路113k和113m中的所选择的那个输出所述像素组。
另外，相邻像素选择电路113j和当前像素选择电路113s的每个具有四个缓冲器电路，其中每个可以保存2×2个像素。
2.3.5在去块滤波器中的处理(第二实施例)
以下，说明由根据第二实施例的去块滤波器113-1执行的处理。在当前宏块未被交织，并且交织了参考宏块的情况下，即在图像信号中混合交织和未交织的宏块的情况下，执行根据第二实施例的边缘滤波。
2.3.5.1垂直边缘滤波(第二实施例)
首先，下面说明根据第二实施例的垂直边缘滤波。图21A-21H是指示根据第二实施例的垂直边缘滤波中的相应处理周期中使用的像素组。在未交织当前宏块并且交织了参考宏块的情况下，在准备水平边缘滤波的同时，执行由像素组E4-E19、F4-F19、……、K4-K19和L4-L19(在图21A-21E中所示)构成的当前宏块的垂直边缘滤波。具体来说，如在图21A-21H中所示，首先，在每个处理周期中同时处理来自在列方向上相邻定位的4×4块中的行A的奇数行中排列的像素组，随后，在每个处理周期中同时处理来自在4×4块中的行A的偶数行中排列的像素组。
更具体而言，在第一处理周期中的第一时钟周期中，通过使用在图21A中图解的像素组E0-E7和像素组I0-I7来同时处理沿着垂直方向定位的、在像素E3和E4之间的边和在像素I3和I4之间的边。此时，通过滤波电路113k来执行使用像素组E0-E7的处理，并且通过滤波电路113m来执行使用像素组I0-I7的处理。随后，在第一处理周期中的第二时钟周期中，通过使用在图21A中图解的像素组G0-G7和像素组K0-K7来同时处理沿着垂直方向定位的在像素G3和G4之间的边与在像素K3和K4之间的边。此时，通过滤波电路113k来执行使用像素组G0-G7的处理，并且通过滤波电路113m来执行使用像素组K0-K7的处理。
其后，每次通过使用包含多个第一边的第一组像素在一个处理周期中完成第一边的垂直边缘滤波时，通过使用第二组像素来在下一个处理周期中执行第二边的垂直边缘滤波，所述第二组像素包含多个第二边，并且分别从第一组像素向右移位4个像素。例如，分别在第二和第三处理周期中使用在图21B和21C中图解的像素组。当在第四处理周期中完成使用位于在图21D中图解的当前宏块的右端的像素组的处理时，通过使用在图21E中所示的、位于在分别比在第一处理周期中使用的像素组低一行的行中的当前宏块的左端上的像素组来执行下一个(第五)处理周期中的处理。具体来说，通过在第五处理周期中的第一时钟周期中使用像素组F0-F7与像素组J0-J7来同时处理在像素F3和F4之间的边和在像素J3和J4之间的边。此时，通过滤波电路113k来执行使用像素组F0-F7的处理，并且通过滤波电路113m来执行使用像素组J0-J7的处理。随后，通过在第五处理周期中的第二时钟周期中使用像素组H0-H7和像素组L0-L7来同时处理在像素H3和H4之间的边和在像素L3和L4之间的边。此时，通过滤波电路113k来执行使用像素组H0-H7的处理，并且通过滤波电路113m来执行使用像素组L0-L7的处理。
在上述操作后，在每个随后的处理周期中，连续执行使用分别从在前一个处理周期中使用的像素组右移四个像素的像素组的处理，直到所述像素组达到当前宏块的右端。例如，分别在第六和第八处理周期中使用在图21F-21H中图解的像素组。当像素组在第一处理周期中达到当前宏块的右端时，通过使用位于分别比在第一处理周期中使用的像素组低一行的行中的当前宏块的左端上的像素组来执行在下一个(第二)处理周期中的处理。当所述像素组达到当前宏块的右下时，完成根据第二实施例的垂直边缘滤波。
如上所述，去块滤波器113-1读出在当前宏块中的所有像素，并且执行垂直边缘滤波。
2.3.5.2水平边缘滤波(第二实施例)
接着，下面说明根据第二实施例的水平边缘滤波。图22A-22E、23A-23E、24A-24E和25A-25E是指示在根据第二实施例的水平边缘滤波中在相应的处理周期(在相应的阶段)中使用的处理区域和像素组的图。在水平边缘滤波中，在通过连续使用在图22A-22E、23A-23E、24A-24E和25A-25E中所示的处理区域而从上向下和从左向右扫描当前宏块的同时，执行用于滤波水平边缘(沿水平方向的边)的处理。所述处理区域是包含在相应的处理周期中的水平边缘滤波中使用的像素的区域。在未交织当前宏块并且交织了参考宏块的情况下，在交错的线(行)上执行在当前宏块和参考宏块之间的水平边缘的处理。
在第一阶段中(在第一处理周期中)，执行对应于顶部场的处理。即，在第一处理周期中的第一时钟周期中，同时处理在从在图22A中所示的处理区域中的列4和6中的行A起的预定数量的奇数行中排列的像素组。具体来说，在第一处理周期中的第一时钟周期中，通过滤波电路113k来处理像素组A4、C4、E4、G4、I4、K4、M4和O4，并且通过滤波电路113m来处理像素组A6、C6、E6、G6、I6、K6、M6和O6。随后，在第一处理周期的第二时钟周期中，同时处理从在图22A中所示的处理区域中的列5和7中的行A起的预定数量的奇数行中排列的像素组。具体来说，通过滤波电路113k来处理像素组A5、C5、E5、G5、I5、K5、M5和O5，并且通过滤波电路113m来处理像素组A7、C7、E7、G7、I7、K7、M7和O7。
接着，在一个处理周期的间隔后，在第三阶段中(在第三处理周期中)，执行对应于底部场的处理。即，在第三处理周期中的第一时钟周期中，同时处理从在图22B中所示的处理区域中的列4和6中的行A起的预定数量的偶数行中排列的像素组。具体来说，在第三处理周期中的第一时钟周期中，通过滤波电路113k来处理像素组B4、D4、F4、H4、J4、L4、N4和P4，并且通过滤波电路113来处理像素组B6、D6、F6、H6、J6、L6、N6和P6。随后，在第三处理周期中的第二时钟周期中，同时处理从在图22B中所示的处理区域中的列5和7中的行A起的预定数量的偶数行中排列的像素组。具体来说，在第三处理周期中的第二时钟周期中，通过滤波电路113k来处理像素组B5、D5、F5、H5、J5、L5、N5和P5，并且通过滤波电路113m来处理像素组B7、D7、F7、H7、J7、L7、N7和P7。因此，在第一和第三处理周期中，滤波在列4-7中当前宏块和上毗邻宏块之间的水平边。
其后，以类似于第一实施例的方式，通过在第四到第六处理周期中连续地使用在图22C-22E中图解的处理区域中的像素来执行在非交织区域中的像素的水平边缘滤波。在第六周期中完成使用位于在图22E中图解的当前宏块的底部的处理区域中的像素的处理后，在第七处理周期中通过使用从在图23A中所示的处理区域——其位于在图22A中图解的处理区域右面——中的行A起的预定数量的奇数行中排列的像素组来执行与使用在图22A中图解的处理区域中的像素的在第一阶段中的处理类似的处理。接着，在一个处理周期的间隔后，在第九处理周期中通过使用在从在图23B中图解的处理区域中的行A起的预定数量的奇数行中排列的像素组来执行与使用在图22B中图解的处理区域中的像素的在第三阶段中的处理类似的处理。
随后，以类似于在第四到第六处理周期中的处理的方式，通过连续地使用在图23-23E中图解的处理区域中的像素来在第十到第十二处理周期中执行在非交织区域中的像素的水平边缘滤波。在上述操作后，通过使用在图24A-24E中所示的处理区域中的像素来执行与使用在图22A-22E(或者图23A-23E)中图解的处理区域中的像素的处理类似的处理，并且其后通过使用在图25A-25E中图解的处理区域中的像素来执行与使用在图22A-22E(或者图23A-23E)中图解的处理区域中的像素的处理类似的处理。当完成使用在图25E中图解的处理区域中的像素的处理后，就完成了根据第二实施例的水平边缘滤波。
图26-32是指示在相应的阶段中根据第二实施例的水平边缘滤波期间去块滤波器的操作的图。
图26-27分别示出了在根据第二实施例的水平边缘滤波中在第一阶段中(在第一处理周期中)的第一和第二时钟周期中执行的操作。
通过使用像素组A4-A7、C4-C7、E4-E7和G4-G7与像素组I4-I7、K4-K7、M4-M7和O4-O7来执行边缘滤波。
具体来说，在第一处理周期中的第一时钟周期中，如在图26中所示，从上毗邻存储器113g读出像素组A4、C4、E4和G4和像素组A6、C6、E6和G6，从当前存储器113f读出像素组I4、K4、M4和O4与像素组I6、K6、M6和O6。然后，当前像素选择电路113s向滤波电路113k提供像素组I4、K4、M4和O4，并且向滤波电路113m提供像素组I6、K6、M6和O6，并且毗邻像素选择电路113j向滤波电路113k提供像素组A4、C4、E4和G4，并且向滤波电路113m提供像素组A6、C6、E6和G6。滤波电路113k和113m通过使用分别被提供到滤波电路113k和113m的上述像素组来执行水平边缘滤波。
在第一阶段中从上毗邻存储器113g读出的像素组是由前一个边缘滤波操作在外部存储器113r中存储的数据的一部分，其然后被像素选择电路113a存储在上毗邻存储器113g中。
接着，在第一处理周期中的第二时钟周期中，如图27中所示，从上毗邻存储器113g读出像素组A5、C5、E5和G5与像素组A7、C7、E7和G7，并且从当前存储器113f读出像素组I5、K5、M5和O5和像素组I7、K7、M7和O7。然后，当前像素选择电路113s向滤波电路113k提供像素组I5、K5、M5和O5，并且向滤波电路113m提供像素组I7、K7、M7和O7，并且毗邻像素选择电路113j向滤波电路113k提供像素组A5、C5、E5和G5，并且向滤波电路113m提供像素组A7、C7、E7和G7。滤波电路113k和113m通过使用分别被提供到滤波电路113k和113m的上述像素组来执行水平边缘滤波。
图28和29分别示出了根据第二实施例的在水平边缘滤波中在第二阶段中(在第二处理周期中)的第一和第二时钟周期中执行的操作。
首先，在第二处理周期中的第一时钟周期中，如在图28中所示，从延迟电路113o输出像素组I4、K4、M4和O4和像素组I6、K6、M6和O6。然后，在当前像素选择电路113s中保存像素组M4、O4、M6和O6，并且在毗邻像素选择电路113j中保存像素组I4、K4、I6和K6。
接着，在第二处理周期中的第二时钟周期中，如图29中所示，从延迟电路113o输出像素组I5、K5、M5和O5和像素组I7、K7、M7和O7。然后，在当前像素选择电路113s中保存像素组M5、O5、M7和O7，并且，在毗邻像素选择电路113j中保存像素组I5、K5、I7和K7。
图30和31分别示出了根据第二实施例的在水平边缘滤波中在第三阶段中(在第三处理周期中)的第一和第二时钟周期中执行的操作。
首先，在第三处理周期中的第一时钟周期中，如图30中所示，从上毗邻存储器113g读出像素组B4、D4、F4和H4与像素组B6、D6、F6和H6，并且从当前存储器113f读出像素组J4、L4、N4和P4与像素组J6、L6、N6和P6。然后，当前像素选择电路113s向滤波电路113k提供像素组J4、L4、N4和P4，并且向滤波电路113m提供像素组J6、L6、N6和P6，并且毗邻像素选择电路113j向滤波电路113k提供像素组B4、D4、F4和H4，并且向滤波电路113m提供像素组B6、D6、F6和H6。滤波电路113k和113m通过使用分别被提供到滤波电路113k和113m的上述像素组来执行水平边缘滤波。
接着，在第三处理周期中的第二时钟周期中，如图31中所示，从上毗邻存储器113g读出像素组B5、D5、F5和H5与像素组B7、D7、F7和H7，并且从当前存储器113f读出像素组J5、L5、N5和P5与像素组J7、L7、N7和P7。然后，当前像素选择电路113s向滤波电路113k提供像素组J5、L5、N5和P5，并且向滤波电路113m提供像素组J7、L7、N7和P7，并且毗邻像素选择电路113j向滤波电路113k提供像素组B5、D5、F5和H5，并且向滤波电路113m提供像素组B7、D7、F7和H7。滤波电路113k和113m通过使用分别被提供到滤波电路113k和113m的上述像素组来执行水平边缘滤波。
图32示出了根据第二实施例的在水平边缘滤波中在第四阶段中(在第四处理周期中)执行的操作。
在第四处理周期中的第一时钟周期中，如图32中所示，从延迟电路113o输出像素组J4、L4、N4和P4与像素组J6、L6、N6和P6。然后，向毗邻像素选择电路113j输入像素组J4、L4、J6、L6，并且向当前像素选择电路113s输入像素组N4、P4、N6和P6。
随后，毗邻像素选择电路113j向滤波电路113k输出一组上毗邻像素I4、K4、J4和L4，其中，通过组合在第二阶段中在毗邻像素选择电路113j中保存的像素I4和K4与在第四处理周期中被输入到毗邻像素选择电路113j中的像素J4和L4来形成上毗邻像素组I4、K4、J4和L4。另外，毗邻像素选择电路113j向滤波电路113m输出上毗邻像素组I6、K6、J6和L6，其中，通过组合在第二处理周期中在毗邻像素选择电路113j中保存的像素I6和K6与在第四处理周期中被输入到毗邻像素选择电路113j的像素J6和L6来形成所述上毗邻像素组I6、K6、J6和L6。而且，当前像素选择电路113s向滤波电路113k输出当前侧像素组M4、O4、N4和P4，其中，通过组合在第二处理周期中在当前像素选择电路113s中保存的像素M4和O4与在第四处理周期中在当前像素选择电路113s中输入的像素N4和P4而形成所述当前侧像素组M4、O4、N4和P4。另外，当前像素选择电路113s向滤波电路113m输出当前侧像素组M6、O6、N6和P6，其中，通过组合在第二处理周期中在当前像素选择电路113s中保存的像素M6和O6与在第四处理周期中被输入到当前像素选择电路113s中的像素N6和P6而形成当前侧像素组M6、O6、N6和P6。滤波电路113k和113m通过使用被输入到滤波电路113k和113m的上述像素来执行水平边缘滤波。
图33是指示根据水平边缘滤波的第二实施例的去块滤波器113-1中执行的操作序列的时序图。
在未交织当前宏块并且交织参考宏块的情况下的根据第二实施例的用于执行水平边缘滤波的处理序列包括对于对应于根据第一实施例的处理步骤的处理步骤(周期)的附加处理步骤(周期)。例如，根据第二实施例的通过使用在图22C-22E中所示的处理区域中的像素而执行的处理对应于根据第一实施例的通过使用在图16B-16D中所示的处理区域中的像素而执行的处理。但是，根据第二实施例的通过使用在图22A和22B中所示的处理区域中的像素而执行的处理需要两个处理周期，而根据第一实施例的通过使用在图16A中所示的处理区域中的像素而执行的处理需要一个处理周期。因此，总的处理时间不同。
在根据第二实施例的边缘滤波中，不用在滤波周期之间执行从当前存储器113f和毗邻存储器113g的读出，通过在滤波周期之间插入用于处理从延迟电路113o输出的像素的空闲周期(诸如在水平边缘滤波中的上述第二和第四处理周期)来防止在处理中的延迟。因此，处理时间固定，并且操作变得稳定。另外，因为可以正确地检测验证时间，有可能容易地进行电路验证。
另外，因为当前像素选择电路113s被布置使得可以将被滤波的数据选择为当前侧像素组的数据，因此有可能处理边增加的情况。
2.3.6硬件资源的共享
滤波电路113k和113m根据不同的算术和逻辑公式来对于被输入到滤波电路113k和113m的像素组执行边缘滤波。但是，在滤波电路113k和113m中使用的公式具有一个或多个共同的算术和/或逻辑项(或者表达式)。因此，滤波电路113k和113m可以共享用于执行对应于所述一个或多个共同的算术和/或逻辑项的处理的硬件资源。
图34是指示其值被输入到滤波电路113k和113m的像素的位置的图。在图34中，参考符号q0、q1、q2和q3每个表示当前侧像素，p0、p1、p2和p3每个表示毗邻侧像素，其中，在像素q0和p0之间存在边，并且在字符“q”或者“p”的每个后的数指示与所述边的距离。具体来说，像素p1位于像素p0左面，像素q1位于像素q0右面，像素p2位于像素p1左面，像素q2位于像素q1右面，像素p3位于像素p2左面，像素q3位于像素q2右面。
图35是指示硬件资源的共享的图。在图35中，参考符号ap0-ap2和aq0-aq2分别表示在被处理(滤波)后的像素p0-p2和q0-q2，并且bs表示滤波强度。另外，表达式“chromaEdgeFlag＝0”表示数据对应于亮度，“chromaEdgeFlag＝1”表示数据对应于色度。而且，在所述算术和/或逻辑项中，参数“-tc0”和“tc0”表示根据滤波强度获得并且被滤波电路113k和113m的每个保存的门限值参数。在函数“Clip3(x，y，z)”中，x和y表示门限值，z是运算表达式。即，表达式“Clip3(-tc0，tc0，q2+(DIV)-(q1＜＜1))＞＞1”表示计算在门限值-tc0和tc0之间的运算表达式“q2+(DIV)-(q1＜＜1))＞＞1”的值，其中，表达式“x＞＞y”表示x逐位左移y位(将x乘以2)，并且表达式“x＜＜y”表示将x逐位右移y位(将x除以2)。当运算表达式“q2+(DIV)-(q1＜＜1))＞＞1”的计算值达到tc0的值时，运算表达式“q2+(DIV)-(q1＜＜1))＞＞1”的输出值被剪裁在tc0的值。当运算表达式“q2+(DIV)-(q1＜＜1))＞＞1”的计算值达到-tc0的值时，运算表达式“q2+(DIV)-(q1＜＜1))＞＞1”的输出值被剪裁在-tc0的值。否则，输出运算表达式“q2+(DIV)-(q1＜＜1))＞＞1”的实际计算值。
例如，在被滤波像素“ap1”的计算和被滤波像素“aq1”的计算中，需要执行运算“(p0+q0+1)＞＞1”。因此，有可能使用单个处理单元(算术和逻辑单元)来执行在被滤波的像素“ap1”和“aq1”的计算中的运算“(p0+q0+1)＞＞1”，并且分别向对应的滤波电路提供计算结果，以便共享上述公共处理电路的滤波电路实现与独立的滤波电路113k和113m等同的功能。
在图35中，块“ADD1”到“ADD7”和“DIV”表示由上述的公共处理电路实现的函数。例如，函数“ADD4”是运算p0+q0，函数“ADD7”是运算(ADD4+1)＝(p0+q0+1)，并且函数“DIV”是运算“(ADD7＞＞1)＝((p0+q0+1)＞＞1)”。
因为滤波电路113k和113m通过使用如上所述的公共硬件资源在不同像素的计算中执行相同的运算，因此有可能简化所述电路。
3.存储程序的记录介质
可以通过计算机来实现如上所述的根据本发明的去块滤波器、图像编码器和图像解码器的每个的处理功能。在这种情况下，提供了一个程序，其用于描述用于实现所述去块滤波器、图像编码器和图像解码器的每个应当具有的功能的处理的细节。当计算机执行所述程序时，可以在计算机上实现所述去块滤波器、图像编码器和图像解码器的处理功能。
可以在可以被计算机读取的记录介质中存储用于描述所述处理的细节的所述程序。所述记录介质可以是磁记录设备、光盘、光磁记录介质或者半导体存储器等。所述磁记录设备可以是硬盘驱动器(HDD)、软盘(FD)或者磁带等。光盘可以是DVD(数字通用盘)、DVD-RAM(随机存取存储器)、CD-ROM(致密盘只读存储器)或者CD-R(可记录)/RW(可重写)等。光磁记录介质可以是MO(磁光盘)等。
为了将所述程序投入市场，例如，有可能销售其中记录了所述程序的、诸如DVD或CD-ROM的便携记录介质。或者，有可能在属于服务器计算机的存储设备中存储所述程序，并且通过网络将所述程序传送到另一个计算机。
执行所述程序的计算机在属于所述计算机的存储设备中存储所述程序，其中，所述程序被原始地记录在例如便携记录介质中，或者从服务计算机被初始地传送。所述计算机从所述存储设备读取所述程序，并且根据所述程序执行处理。或者，所述计算机可以直接从便携记录介质读取所述程序，以根据所述程序来执行处理。而且或者，每次从服务计算机传送所述程序的部分时，所述计算机可以根据所述程序的每个部分依序执行处理。
4.附加事项
根据本发明，在多行中排列的像素被处理单元同时处理。因此，有可能迅速地获取在行方向边缘滤波中使用的像素。另外，因为重新布置单元将在行中排列的像素组重新布置到在相应列中的像素组，因此也可能迅速地获得在列方向边缘滤波中使用的像素。
上述内容被当做仅仅是对于本发明的原理的说明。而且，因为本领域内的技术人员可以容易地进行多种修改和改变，因此不期望将本发明限定到所示和所述的精确结构和应用，所以，可以将所有适当的修改和等同物看作落入在所附的权利要求及其等同物中的本发明的范围内。
而且，有可能通过使用如上所述的本发明的第一和第二实施例的特征(结构)的两个或者多个的任意组合来实现去块滤波器。

Claims (14)

1.一种去块滤波器，用于在像素组上对可以被划分为块的运动图像数据执行边缘滤波，所述像素组排列在所述块之间的边缘的两侧，该去块滤波器包括：
处理单元，用于在多于一个的第一像素组上同时执行列方向边缘滤波，所述第一像素组按行排列在顺着列方向的所述边的两侧，所述边属于当前被处理的宏块；和
重新布置单元，用于将包含在所述多于一个的第一像素组和宏块中，并且已经被所述处理单元处理过的像素，重新布置为各个列的多于一个的第二像素组。
2.如权利要求1所述的去块滤波器，其中所述处理单元，在一个处理周期中对多个第一像素组执行列方向边缘滤波，上述多个第一像素组对应于将于一个处理周期中被处理的用于列方向边缘滤波多个第二像素组。
3.如权利要求1所述的去块滤波器，其中所述处理单元，在第一个处理周期，对多个第一像素组同时执行列方向边缘滤波，所述多个第一像素组按行排列在第一边缘的两侧，所述第一边缘位于第一子块的一侧并且顺着列方向；且在第一个处理周期后的第二个处理周期，对多个第二像素组同时执行列方向边缘滤波，所述多个第二像素组按行排列在第二边缘的两侧，所述第二边缘位于第二子块的一侧并且顺着列方向，第二子块在行方向上毗邻第一子块。
4.如权利要求1所述的去块滤波器，其中所述多于一个的第一像素组，每个由属于所述宏块的第一部分像素和毗邻所述宏块并且已经执行过列方向边缘滤波的第二部分像素组成。
5.如权利要求4所述的去块滤波器，其中所述处理单元包括：
N个滤波电路，在每半个处理周期中，每个滤波电路使用在所述多于一个的第一像素组中排列于一行的一组像素执行边缘滤波，其中N是指大于1的整数。
当前像素输出单元，其输出组成所述每组像素的所述第一部分像素，作为当前像素组，到所述N个滤波电路之一，
毗邻像素输出单元，其输出组成所述每组像素的所述第二部分像素，作为毗邻像素组，到所述N个滤波电路之一，和
周期调整电路，其使所述N个滤波电路对所述多于一个的第一像素组在N/2个处理周期中执行边缘滤波；和
所述重新布置单元，将从所述周期调整电路输出的，按行排列的多个第一像素组，重新布置为各个列上的多个第二像素组，并且将所述多个第二像素组输出到所述当前像素输出单元。
6.如权利要求5所述的去块滤波器，其中N等于2。
7.如权利要求5所述的去块滤波器，其中所述当前像素输出单元包括：当前存储器，其在每个地址存储N组属于所述宏块，并且将被同时提供给所述N个滤波电路的像素。
8.如权利要求5所述的去块滤波器，其中所述毗邻像素输出单元包括：
毗邻存储器，其提前存储所述毗邻像素组，并且输出毗邻像素组；和
选择电路，其选择从毗邻存储器输出的毗邻像素组或者从所述周期调整电路输出的每个所述多个第一像素组。
9.如权利要求5所述的去块滤波器，其中所述N个滤波电路共享一个计算单元，该计算单元依据用于N个滤波电路的计算公式中的一个通用项执行一个运算。
10.如权利要求5所述的去块滤波器，其中当所述毗邻像素组组成交错的数据，所述当前像素组组成非交错的数据时，列方向边缘滤波在所述多于一个的第一像素组上同时执行，所述多于一个的第一像素组按行排列在列方向上毗邻的子块的所述边缘两侧。
11.如权利要求10所述的去块滤波器，其中所述当前像素输出单元包括：
当前存储器，为了行方向边缘滤波，其提前存储排列在列上的第三像素组，并且输出存储于当前存储器的第三像素组，和
选择电路，为了行方向边缘滤波，其选择并输出从当前存储器的输出的第三像素组，或者包含在所述宏块中、排列在列上并从所述周期调整电路输出的第四像素组。
12.如权利要求11所述的去块滤波器，其中所述处理单元有一个预定的周期，在该周期中执行行方向边缘滤波时，所述当前存储器不输出像素组到所述N个滤波电路之一，并且N个滤波电路仅使用从所述选择电路输出的所述第四像素组执行行方向边缘滤波。
13.一种图像编码器，在预定数目的像素组上，对可以被划分为块的运动图像数据执行边缘滤波，所述预定数目的像素组排列在所述块之间的边缘的两侧，其包括：
处理单元，其在多于一个的第一像素组上同时执行列方向边缘滤波，所述第一像素组按行排列在顺着列方向的所述边的两侧，所述边属于当前被处理的宏块，和
重新布置单元，将包含在所述多于一个的第一像素组和宏块中，并且已经被所述处理单元处理过的像素，重新布置为各个列的多于一个的第二像素组。
14.一种图像解码器，在预定数目的像素组上，对可以被划分为块的运动图像数据执行边缘滤波，所述预定数目的像素组排列在所述块之间的边缘的两侧，其包括：
处理单元，其在多于一个的第一像素组上同时执行列方向边缘滤波，所述第一像素组按行排列在顺着列方向的所述边的两侧，所述边属于当前被处理的宏块，和
重新布置单元，将包含在所述多于一个的第一像素组和宏块中，并且已经被所述处理单元处理过的像素，重新布置为各个列的多于一个的第二像素组。
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