CN101118516A - 非易失性存储装置、数据存储系统和数据存储方法 - Google Patents

非易失性存储装置、数据存储系统和数据存储方法 Download PDF

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Abstract

本发明提供一种可快速写入数据的非易失性存储装置。在非易失性存储器(130)中，数据按照单位区域写入。第1存储部(122)用于保持从存取装置(110)输入的数据，CPU部121将保持在第1存储部(122)的每一个单位区域的数据写入上述非易失性存储器，将保持在上述第1存储部的不满上述单位区域的数据保持到第2存储部，对于保持在第2存储部中的数据，也将每一个单位区域的数据写入上述非易失性存储器。

Description

非易失性存储装置、数据存储系统和数据存储方法
技术领域
本发明涉及一种具有可重写的非易失性存储器的非易失性存储装置、具有上述非易失性存储装置的数据存储系统以及对非易失性存储器写入数据的数据存储方法。
背景技术
以半导体存储卡为中心，对具有可重写的非易失性主存储器的非易失性存储装置的需求在不断增长。半导体存储卡种类多样，比如，SD存储卡(注册商标)是其中一种。SD存储卡具有闪存器，其作为非易失性主存储器，同时还具有用于对闪存器的数据读写进行控制的存储控制器。存储控制器根据数字静止图像照相机或个人电脑主机等存取装置发来的读写命令，对闪存器的读写进行控制。
上述SD存储卡安装于个人电脑等存取装置中。对于SD存储卡的数据，例如像其他可移动磁盘的数据一样，由个人电脑通过FAT文件系统进行管理，并进行数据的重写等。
文件分配表(FAT，File Allocation Tables)文件系统中，在向记录设备记录文件或数据时，发布使用文件分配表(FAT)的数据读写命令。数据读写命令通常以“簇”(cluster)为单位发布。“簇”是汇总多个“扇区”(sector)的单位。其中，“扇区”是数据写入的最小单位。
以往，构成SD存储卡的闪存器的写入单位的页面大小和所述“扇区”的扇区大小相同，例如其大小均为512字节等。但是，近年来，随着人们对大容量且快速闪存器的需求，多值NAND闪存器等页面大小为2千字节的闪存器逐渐成为了主流。
这里，说明在页面大小为4个扇区的SD存储卡中，重写逻辑扇区编号(逻辑地址)为0地址的一个扇区的数据时的操作例。在此，假设逻辑扇区编号为0～3地址的4个扇区的数据已经向闪存器写入完毕。首先，将逻辑扇区编号为0地址的一个扇区的更新数据重新写入已完成擦除的物理块的起始页面。与之同时，读出已写入闪存器的逻辑扇区编号为1～3地址的3个扇区的数据，并将所读出的3个扇区的数据汇总为逻辑扇区编号为0地址的一个扇区的更新数据，写入该起始页面的空闲区域。如上所述，将不重写的数据(上述例子中逻辑扇区编号为1～3地址的3个扇区的数据)读出并写入的处理，下面称作“备份处理”。
在专利文献1中公开了上述重写处理技术的例子。
但是，如果采用带有备份处理的重写方法，则在重写一个扇区的数据等不满一个页面的数据时，因为需要对旧数据进行读出并写入的处理，所以存在复杂且耗费时间的问题。
针对上述问题，例如，专利文献2中公开了应对该问题的技术。注意，在专利文献2中所公开的外部存储系统中，使用的是非易失性随机存取存储器(RAM)，而不是缓存器(SRAM)。
专利文献2公开的外部存储系统的闪存器中，将数据写入物理块内时的扇区分配，不是按照逻辑顺序，而是按照写入命令的顺序，将数据从物理块的低页面侧起进行写入。而且，对于每个页面判断所写入的数据是有效的数据还是无效的旧数据，从而实施记录状态的管理。
这样，在专利文献2的外部存储系统中，由于不发生数据的备份处理，所以可以较快速地进行写入处理本身。但是，在规定的时间里，需执行“无用单元收集程序”(garbage collection)(从规定块中只集中有效的扇区，并将其复制写入到其他已完成擦除的块上，并擦除无效块的处理)。
并且，对于上述以页面为单位进行写入的非易失性存储器，例如，在专利文献3中公开了用于有效地写入页面单位以下数据的技术。
专利文献3公开的数据处理装置中，以页面为单位进行写入的非易失性存储器的更新数据和存储该更新数据的地址一起被临时存储于第1临时存储单元。于是，新的更新数据从装置外部输入时，判断在第1临时存储单元中存放的更新数据中是否存在具有与新的更新数据的地址对应的地址的更新数据。如果判定为存在，则第1临时存储单元中具有上述对应地址的更新数据被重写为新的更新数据。如果判定为不存在，并且进一步判定为第1临时存储单元的更新数据达到了规定数目，则从非易失性存储器中读出各处理对象页面的所有存储数据并写入第2临时存储单元。接着，第2临时存储单元的全部或一部分数据被更新为第1临时存储单元的更新数据后，将第2临时存储单元的数据写回至非易失性存储器中。
这样，专利文献3的数据处理装置中，在第1临时存储单元中存储的数据达到规定的数据数目之前，不执行向非易失性存储器的写入处理。因此，当要存储于非易失性存储器的规定一个页面的数据被分成连续多次输入时，上述规定一个页面的数据会积聚到第1临时存储单元。然后，在第1临时存储单元中累积上述规定一个页面的全部数据时，则一次性写入非易失性存储器。因此，一个页面的数据被分成连续多次输入时，和每输入一次数据就将数据写入非易失性存储器的情况相比，向非易失性存储器写入的次数减少了，而且备份处理的次数也减少了。
专利文献1：美国专利第6760805号说明书
专利文献2：日本特开平5-27924号公报
专利文献3：日本特开2002-123430号公报
然而，专利文献2的外部存储系统中，在“无用单元收集程序”处理上需要较长的时间。因此，考虑到在这方面耗费的时间，则很难说该外部存储系统在写数据时的平均性能高。
并且，专利文献3的外部存储系统中，在规定的一个页面的一部分数据输入到数据处理装置之后，再输入音乐数据、图像数据等大容量的连续数据时，随着大容量数据的输入，第1临时存储单元中的数据达到规定数目，先输入的一部分数据被写入非易失性存储器。而且，之后，上述规定的一个页面的剩余数据输入到数据处理装置中。上述情况的结果，将上述规定的一个页面的数据写入非易失性存储器的写入次数为多次，从而向非易失性存储器写入数据所需时间增加，效率低下。
而且，如果第1临时存储单元的容量大到能够临时保持大容量的连续数据，则可以快速有效地写入数据，但存储器容量的加大会提高装置的成本。
发明内容
有鉴于此，本发明的目的在于提供一种能够快速写入数据的非易失性存储装置。
为了解决上述问题，本发明的第1实施方式为，
一种非易失性存储装置，包括数据按照单位区域写入的非易失性存储器和用于控制对所述非易失性存储器写入数据的存储控制器，其特征在于，所述存储控制器包括：
第1存储部，用于保持从装置外部输入的数据；
第1控制部，用于将保持在所述第1存储部的每一个单位区域的数据写入所述非易失性存储器，将保持在所述第1存储部的不满所述单位区域的数据写入第2存储部；
第2控制部，将上述第2存储部中保持的数据写入上述非易失性存储器。
从而，将累积到第1存储部的一个单位区域的数据直接写入非易失性存储器，将不满单位区域的数据写入第2存储部后，再写入非易失性存储器。另外，装置中输入包含至少一个以上的单位区域的数据的大容量连续数据时，将累积成单位区域的数据写入非易失性存储器，只有将不满单位区域的数据存储到第2存储部中。
本发明的第2实施方式为，
在第1实施方式的非易失性存储装置中，其特征在于，
上述第1控制部被构成为：保持在所述第1存储部的所述一个单位区域的数据之后从装置外部输入的数据，如果是与所述一个单位区域的数据连续的数据，则将该一个单位区域的数据写入所述非易失性存储器，如果不是连续的数据，则写入所述第2存储部。
从而，对于第1存储部累积的一个单位区域的数据，在该数据之后从装置外部输入的数据与该单位区域的数据连续时，将该单位区域的数据直接写入非易失性存储器，否则，写入第2存储部后，再写入非易失性存储器。
本发明的第3实施方式为，
在第1实施方式的非易失性存储装置中，其特征在于，
上述第1控制部被构成为：保持在所述第1存储部的所述一个单位区域的数据从装置外部输入之后，表示结束规定数据传输的信号从装置外部输入时，将该一个单位区域的数据写入所述第2存储部。
从而，对于第1存储部累积的一个单位区域的数据，该数据输入到装置之后其它数据接着输入进来时，将该单位区域的数据直接写入非易失性存储器，但该数据输入到装置之后，表示结束数据传输的信号输入进来时，将该一个单位区域的数据写入上述第2存储部后，再写入非易失性存储器。
本发明的第4实施方式为，
在第1实施方式的非易失性存储装置中，其特征在于，
所述非易失性存储装置进一步包括：地址记录管理部，用于存储从装置外部输入的数据的逻辑地址的记录，
所述第1控制部被构成为：根据所述地址记录管理部中存储的逻辑地址，判断是否有可能重写保持在所述第1存储部的所述一个单位区域的数据，如果判断为没有重写的可能性，则将该一个单位区域的数据写入所述非易失性存储器，如果判断为有重写的可能性，则写入所述第2存储部。
从而，第1存储部中累积的一个单位区域的数据被判定为没有重写的可能性时，则将该单位区域的数据直接写入非易失性存储器，但判定为有重写的可能性时，则将该单位区域的数据写入第2存储部后，再写入非易失性存储器。这样，容易使装置构成为，将要频繁重写的数据保持到第2存储部，从而在第2存储部进行数据的更新，在某特定时间将第2存储部的数据写入非易失性存储器。
本发明的第5实施方式为，
在第1到第4实施方式中的任意一种非易失性存储装置中，其特征在于，
所述第2控制部被构成为：在所述第2存储部已保持一个单位区域的数据时，将所述一个单位区域的数据写入所述非易失性存储器。
从而，由于在第2存储部中每累积一个单位区域的数据时，将累积的数据写入非易失性存储器中，所以减少了对非易失性存储器写入数据的次数。
本发明的第6实施方式为，
在第1到第4实施方式中的任意一种非易失性存储装置中，其特征在于，
所述第2控制部被构成为：在所述第2存储部已保持一个单位区域的数据，并且所述一个单位区域的数据之后从装置外部输入的数据的逻辑地址与所述一个单位区域的数据的逻辑地址连续时，将该一个单位区域的数据写入所述非易失性存储器。
从而，对于第2存储部累积的一个单位区域的数据，在该数据之后从装置外部输入的数据的逻辑地址与该单位区域的数据的逻辑地址连续时，将该一个单位区域的数据写入非易失性存储器。
本发明的第7实施方式为，
在第1到第4实施方式中的任意一种非易失性存储装置中，其特征在于，
上述第2控制部被构成为：在所述第2存储部已保持规定量以上的数据时，将保持在所述第2存储部中的数据写入所述非易失性存储器。
从而，在第2存储部确保了用于保持从第1存储部写入的数据的空闲区域。
本发明的第8实施方式为，
在第1到第4实施方式中的任意一种非易失性存储装置中，其特征在于，
上述第2控制部被构成为：在规定时间内从装置外部没有数据输入时，将所述第2存储部中保持的数据写入所述非易失性存储器。
从而，在规定时间内从装置外部没有数据输入时，将上述第2存储部中保持的数据写入上述非易失性存储器。
本发明的第9实施方式为，
在第1到第4实施方式中的任意一种非易失性存储装置中，其特征在于，
上述第1控制部被构成为：逻辑地址与要写入所述第2存储部的写数据相同的数据保持在所述第2存储部中时，将该写数据覆盖到所述逻辑地址相同的数据上。
从而，在第2存储部中，由于将逻辑地址与从第1存储部要写入第2存储部的写数据相同的数据覆盖到该写数据上，所以有效地利用了第2存储部的区域，还减少了从第2存储部向非易失性存储器的写入次数。
本发明的第10实施方式为，
在第1到第4实施方式中的任意一种非易失性存储装置中，其特征在于，
上述第1控制部被构成为：逻辑地址与要写入所述第2存储部的写数据相同的多个数据保持在所述第2存储部中时，用该写数据覆盖其中所述逻辑地址相同的最旧数据。
从而，在第2存储部中保持有多个逻辑地址与写数据相同的数据时，将该写数据覆盖到上述多个逻辑地址相同的数据中最旧的数据上，而除了最旧的数据之外的其他数据依然保持在第2存储部中。
本发明的第11实施方式为，
在第1到第4实施方式中的任意一种非易失性存储装置中，其特征在于，
上述第1控制部被构成为：根据所述第1存储部中保持的所述一个单位区域的数据的重要程度，将该一个单位区域的数据写入所述非易失性存储器和所述第2存储部。
从而，将重要的数据保存到第2存储部和非易失性存储器中，从而降低了在写入过程中因电源切断所造成数据损坏的可能性，并提高了装置和具有该装置的系统的可靠性。
本发明的第12实施方式为，
在第1到第4实施方式中的任意一种非易失性存储装置中，其特征在于，
所述非易失性存储装置进一步包括读出控制部，用于根据来自装置外部的数据读出请求，将所述非易失性存储器的数据不经过所述第2存储部而传输给所述第1存储部，使所述第1存储部暂时保持该数据后，将该数据输出至装置外部。
从而，在读出时，由于不进行对第2存储部的数据写入，所以减少了数据重写次数。
本发明的第13实施方式为，
在第1到第4实施方式中的任意一种非易失性存储装置中，其特征在于，
上述第2存储部为非易失性RAM。
本发明的第14实施方式为，
在第13实施方式中的非易失性存储装置中，其特征在于，
上述第2存储部由强电介质存储器、磁性记录式随机存取存储器、奥弗辛斯基电效应统一存储器(OUM，Ovonic Unified Memory)和电阻RAM中的任意一个构成。
从而，可以容易地构成第2存储部。
通过本发明，可以得到一种能够快速写入数据的非易失性存储装置。
附图说明
图1是本发明实施方式1中的数据存储系统的结构框图；
图2是本发明实施方式1中非易失性存储器130的各个物理块的格式说明图；
图3是本发明实施方式1中第2存储部123的格式说明图；
图4是本发明实施方式1中非易失性存储装置100的写入操作流程图；
图5是本发明实施方式1中非易失性存储装置100的写入操作流程图；
图6是本发明实施方式1中非易失性存储装置100进行写入处理的示例说明图；
图7是本发明实施方式2中非易失性存储装置100的写入操作流程图；
图8是本发明实施方式2中非易失性存储装置100的写入操作流程图；
图9是本发明实施方式2中非易失性存储装置100进行写入处理的示例说明图；
图10是本发明实施方式3中非易失性存储装置100的写入操作流程图；
图11是本发明实施方式4中非易失性存储装置100的写入操作流程图；
图12是本发明实施方式5中非易失性存储装置100的写入操作流程图；
图13是本发明实施方式6中非易失性存储装置100的写入操作流程图；
图14是现有技术中具有非易失性存储器的数据处理装置进行写入处理的示例说明图；
图15是现有技术中具有非易失性存储器的数据处理装置进行写入处理的示例说明图。
符号说明
100非易失性存储装置
110存取装置
120存储控制器
121CPU部
122第1存储部
123第2存储部
124存储器控制电路
130非易失性存储器
具体实施方式
下面参照附图说明本发明的实施方式。另外，在下面的各实施方式中，对于和其他实施方式具有相同功能的构成要素附上相同的符号，并省略说明。
(实施方式1)
图1是本发明的实施方式1中的数据存储系统的结构框图。数据存储系统包括非易失性存储装置100和存取装置110。非易失性存储装置100与存取装置110连接。
如图1所示，非易失性存储装置100包括存储控制器120和非易失性存储器130，其中，该非易失性存储器130由闪存器构成。
存取装置110设置在非易失性存储装置100的外部，对非易失性存储装置100进行存取。具体而言，存取装置110通过存储控制器120向非易失性存储器130发送用户数据(下面称为“数据”)的读写命令、发送存放该数据的逻辑地址，以及进行数据的接收和发送。存取装置110为主计算机、车载终端等。
存储控制器120控制对非易失性存储器130的数据读写。具体而言，存储控制器120从存取装置110接收读写命令，将接收的数据写入非易失性存储器130，或从非易失性存储器130读出数据后向外部输出。
下面对存储控制器120的具体结构进行说明。
如图1所示，存储控制器120包括CPU部121、第1存储部122、第2存储部123和存储器控制电路124。
第1存储部122用于在将从存取装置110输入到非易失性存储装置的数据分别写入非易失性存储器130之前，临时保持(存储)该数据。
第2存储部123用于保持(存储)第1存储部122中所保持的数据的一部分。
存储器控制电路124用于控制非易失性存储器130。
CPU部121(第1控制部和第2控制部)用于对存储控制器120和其外部的信息交换进行控制，例如，和存取装置110进行数据的接收与发送，还有，在向非易失性存储器130读写数据时的地址管理等。此外，CPU部121还用于对第1存储部122和第2存储部123进行控制，还有，进行将保持(存放)在第1存储部122的数据写入(存放)到第2存储部123中、或写入(存放)到非易失性存储器130中的控制等。
其中，由于CPU部121执行的地址管理处理，也就是说将存取装置110指定的逻辑地址转换为非易失性存储器130的物理地址的处理等地址管理处理属于一般的公知技术，所以省略对其的说明。
第1存储部122和第2存储部123例如可以由静态随机存取存储器(SRAM，Static Random Access Memory)等易失性存储器构成，也可以由强电介质存储器(FeRAM、Ferro Electric Random Access Memory)、磁性记录式随机存取存储器(MRAM、Magnetoresisutive Random Access Memory)、奥弗辛斯基电效应统一存储器(OUM，Ovonic Unified Memory)或电阻随机存取存储器(RRAM、Resistance Random Access Memory)等非易失性存储器构成。
在非易失性存储器130中设置有多个被称为物理块的存储区域。图2是各个物理块的格式说明图。
如图2所示，物理块由128个页面构成，各个页面由4个扇区的数据区域和管理区域构成。本实施方式中，一个扇区的数据量为512字节。因此，各页面的数据区域的数据量为4个扇区的数据量，即2048字节。另外，管理区域是存储CPU部121进行地址管理处理所需信息的区域。在这里，图2中，对各个扇区从左上方起附上了配置号PSN0、PSN1、......、PSN511。PSN(Physical SectorNumber)是对应各扇区的物理扇区编号。在非易失性存储器130中以页面(单位区域)为单位写入数据。
此外，非易失性存储装置100被构成为：当存取装置110读出非易失性存储器130的数据时，非易失性存储器130的数据直接传输到第1存储部122后，输出到存取装置110。具体而言，非易失性存储装置100包括读出控制部(未图示)，其根据装置外部发来的数据读出请求，将非易失性存储器130的数据不通过第2存储部123的情况下，传输给第1存储部122，使其暂时保持在第1存储部122后，向装置的外部输出。
通过上述构成，根据CPU部121指定的物理地址、写入条件，数据被写入非易失性存储器130或第2存储部123中，非易失性存储器130或第2存储部123中的数据被读出。
图3是第2存储部123的格式说明图。
如图3所示，第2存储部123的存储区域被划分为8个字符(word)。每个字符被划分为数据区域、逻辑地址区域和数据管理标记区域。各字符的逻辑地址区域具有可以识别1GByte的扇区的比特数(21比特)的容量。各个字符中，在数据区域中保持物理块的一个扇区的数据，在逻辑地址区域中保持存储在数据区域中的一个扇区的数据的逻辑地址。而且，在数据管理标记区域中，存放有：逻辑地址彼此相同的多个扇区的数据存放在第2存储部123时，表示哪个字符中的数据区域的数据为最新的标记、和表示各个字符的数据区域是否处于可以存放新数据的状态的值。数据区域可以存放新数据的状态是指：例如，保持在数据区域的数据传输到非易失性存储器130之后，直到新数据写入到该数据区域以前的状态。
再有，这里虽然描述了使用划分成8个字符的第2存储部123的情况，但是第2存储部123的容量并不限于此。还有，从第2存储部123将不满一个页面的写数据要写入非易失性存储器130时，还可以从非易失性存储器130中将已存储在对应于写数据的页面上的剩余数据临时写入第2存储部123中。从而，数据从第2存储部123写入非易失性存储器130时，第2存储部123可以以页面为单位保持数据。而且，在该情况下第2存储部123的页面数目也不受限制。
下面结合图4和图5，对具有上述结构的本实施方式的非易失性存储装置100的操作进行描述。通过非易失性存储装置100执行的图4和图5所示的一系列的写入操作，从存取装置110传输到非易失性存储装置的数据，先临时保持在第1存储部122中，之后临时保持的数据直接或通过第2存储部123写入到非易失性存储器130中。
(S400)非易失性存储装置100处于等待接收来自存取装置110的写命令(下面记为WCMD)即数据的写入命令的状态。非易失性存储装置100从存取装置110接收到WCMD时，进入(S401)的处理。
(S401)从存取装置110传输(发送)来一个扇区的数据和该数据的逻辑地址时，CPU部121将传输来的逻辑地址的值存入CPU部121中的寄存器中，同时将数据写入第1存储部122。
(S402)CPU部121判断在第1存储部122中是否已累积一个页面的要存储于非易失性存储器130的相同页面的数据，如果是，则进入(S403)的处理，否则，进入(S404)的处理。
(S403)CPU部121将第1存储部122中上述累积一个页面的数据，写入非易失性存储器130中的规定物理块的一个页面的区域。
(S404)CPU部121判断表示数据传输结束的信号即STOP信号是否从存取装置110输入到非易失性存取装置100，如果STOP信号已输入，则进入(S405)((S500))的处理，否则，返回(S401)的处理。
(S405)CPU部121将保持在第1存储部122的数据全部写入第2存储部123。
(S406)CPU部121判断STOP信号是否从存取装置110输入到非易失性存取装置100，如果STOP信号已输入，则结束写入处理，否则返回(S401)的处理。
非易失性存储装置100在从接收WCMD到接收STOP信号为止的期间内接收多个扇区的数据时，每接收一个扇区的数据，则重复执行(S401)～(S403)的处理和(S404)与(S406)的判断，直至接收到STOP信号为止。
下面结合图5对(S405)中的处理作具体描述。
(S500)CPU部121判断第2存储部123的数据量是否达到规定量。如果第2存储部123的数据量没有达到规定量，则进入(S501)的处理，否则进入(S502)的处理。在此，规定量是指：例如，从第2存储部123的容量中减去一个页面的数据容量之后所得到的量。
(S501)CPU部121将第1存储部122的数据全部写入第2存储部123。
(S502)CPU部121将第2存储部123的全部或一部分数据写入非易失性存储器130。
(S503)CPU部121判断在第2存储部123中是否已累积一个页面的要存储于非易失性存储器130的相同页面中的数据，如果是，则进入(S504)的处理，否则，结束写入处理。
(S504)CPU部121将第2存储部123的上述累积一个页面的数据写入非易失性存储器130，并结束写入处理。
本实施方式中，通过将第2存储部123由FeRAM等非易失性存储器构成，或由始终提供有稳定电源的易失性存储器构成，从而，在(S405)中将数据存放到第2存储部123时的时刻，通过CPU部121通知存取装置110写入完成。
下面结合图6描述本实施方式的非易失性存储装置100的处理过程例子。
图6的例子中，第1存储部122保持非易失性存储器130的一个页面即4个扇区的数据，第2存储部123保持5个扇区的数据，从存取装置110传输4次WCMD。将最初的WCMD记为WCMD1，将下一个WCMD记为WCMD2，将再下一个WCMD记为WCMD3，将最后的WCMD记为WCMD4。非易失性存储装置100接收到WCMD1时，假设非易失性存储器130的物理块PB6的页面0中已存储有旧数据LSA0～LSA3，物理块PB7的页面0中已存储有旧数据LSB0～LSB3，物理块PB7的页面1中已存储有旧数据LSB4～LSB7。此外，假设将从存取装置110传输来的新数据LSA0’～LSA3’写入物理块PB0的页面0，同样，假设将从存取装置110传输来的写入地址不同的新数据LSB0’～LSB7’写入物理块PB1的页面0和页面1。在写入新数据LSA0’～LSA3’、LSB0’～LSB7’之前，假设物理块PB0和物理块PB1已完成擦除，即已擦除前面的数据从而处于能写入新的数据的状态。
如图6所示，非易失性存储装置100接收到WCMD1后，接收逻辑扇区编号0的数据(LSA0’)，并将该数据临时保持到第1存储部122。接着，如果非易失性存储装置100接收到STOP信号，则CPU部121将保持在第1存储部122中的数据LSA0’和其逻辑地址等地址信息一起写入第2存储部123。
接着，存取装置110将WCMD2和数据LSB0’～LSB4’传输(发送)给非易失性存储装置100。在第1存储部122中已保持数据LSB0’～LSB3’时，CPU部121判定为在第1存储部122中已累积一个页面的要存储于非易失性存储器130的相同页面的数据。判定后，CPU部121立即将第1存储部122中的数据写入非易失性存储器130的物理块PB1的页面0中。之后，非易失存储装置100接收到数据LSB4’时，CPU部121将该数据临时保持到第1存储部122中。接着，ST OP信号输入到非易失性存储装置100时，CPU部121将数据LSB4’写入第2存储部123，并结束写入处理。
然后，非易失性存储装置100接收到WCMD3和数据LSA1’～LSA3’时，这些数据被临时保持到第1存储部122中。之后，非易失性存储装置100接收到STOP信号时，CPU部121将数据LSA1’～LSA3’写入第2存储部123。这样，在第2存储部123中已累积了数据LSA0’～LSA3’即一个页面的要存储于非易失性存储器130的相同页面的数据。因此，CPU部121将数据LSA0’～LSA3’写入非易失性存储器130的物理块PB0的页面0。
最后，非易失性存储装置100接收到WCMD4和数据LSB5’～LSB7’时，这些数据被临时保持到第1存储部122中。之后，非易失性存储装置100接收到STOP信号时，CPU部121将数据LSB5’～LSB7’写入第2存储部123。这样，在第2存储部123中已累积了数据LSB4’～LSB7’即一个页面的要存储于非易失性存储器130的相同页面的数据。因此，CPU部121将这些数据LSB4’～LSB7’写入非易失性存储器130的物理块PB1的页面1。
另外，在上述描述中虽然没有讲到，但在本实施方式和后面的实施方式中，CPU部121在将第1存储部122的数据写入第2存储部123时，将数据保持到第2存储部123的同时，使留在第1存储部122且已写入第2存储部的数据为无效。同样的，在将第2存储部123的数据写入非易失性存储器130时，将数据写入非易失性存储器130的同时，也使留在第2存储部123中的写数据为无效。例如，在图6的例子中，CPU部121将保持在第2存储部123的数据LSA0’～LSA3’写入非易失性存储器130的物理块PB0的页面0时，保持在第2存储部123的数据LSA0’～LSA3’被无效。
新数据LSA0’～LSA3’和LSB0’～LSB7’汇总到一起分别写入物理块PB0的页面0、物理块PB1的页面0或物理块PB1的页面1。因此，不需要旧数据的备份处理，即不需要读出旧数据再写入的处理。对于存储在物理块PB6的页面0和物理块PB7的页面0、1的旧数据，在某个适当的时间进行擦除。
虽然在图6的例子中不进行备份处理，但是还可以将非易失性存储装置构成为：通过备份处理将第2存储部123的数据写入非易失性存储器中。此时，从物理块PB6的页面0和物理块PB7的页面0、1中读出旧数据LSA0～LSA3和LSB0～LSB7并存储到备份用存储部(未图示)中，在备份用存储部中将新数据LSA0’～LSA3’和LSB0’～LSB7’覆盖到旧数据上，并将备份用存储部的数据写入非易失性存储器130。
下面结合图14说明记载在专利文献3中的数据处理装置的处理过程例子。这里，第1临时存储单元保持6个扇区的数据，第2临时存储单元保持相当于非易失性存储器一个页面的4个扇区的数据，并从存取装置传输4次WCMD。此外，和本发明的实施方式一样，假设非易失性存储器具有多个物理块，以一个页面为单位写入数据，其中一个页面为4个扇区。将最初的WCMD记为WCMD1，将下一个WCMD记为WCMD2，将再下一个WCMD记为WCMD3，将最后的WCMD记为WCMD4。数据处理装置接收到WCMD1时，假设在非易失性存储器的物理块PB6的页面0已存储有旧数据LSA0～LSA3，在物理块PB7的页面0已存储有旧数据LSB0～LSB3，在物理块PB7的页面1已存储有旧数据LSB4～LSB7。还有，假设将从存取装置传输来的新数据LSA0’～LSA3’写入物理块PB0的页面0，同样，假设将从存取装置传输来的写入地址不同的新数据LSB0’～LSB7’写入物理块PB1的页面0和页面1。假设在写入新数据LSA0’～LSA3’、LSB0’～LSB7’之前，物理块PB0和物理块PB1已完成擦除，即已擦除前面的数据从而处于能写入新的数据的状态。
如图14所示，数据处理装置接收到WCMD1后，接收逻辑扇区编号0的数据(LSA0’)，并写入第1临时存储单元。
接着，数据处理装置接收到WCMD2后，接收数据LSB0’～LSB4’，并将该数据写入第1临时存储单元。从而，第1临时存储单元中的数据已满，所以将第1临时存储单元的数据全部写入非易失性存储器。为了将LSA0’的数据写入非易失性存储器中，数据处理装置首先将非易失性存储器中的旧数据即存放在物理块PB6的页面0的数据LSA0～LSA3读出至第2临时存储单元，之后，将第1临时存储单元中的数据LSA0’覆盖到第2临时存储单元中的数据LSA0上。从而，在第2临时存储单元中累积一个页面的数据，其中，只有LSA0’被重写。因此，将该一个页面的数据写入非易失性存储器的物理块PB0的页面0中。以同样方法，将数据LSB0’～LSB3’也写入物理块PB1的页面0中。而且，数据LSB4’也以同样的方法和旧数据LSB5～LSB7一起(包括旧数据LSB5～LSB7)写入到物理块PB1的页面1中。
接着，数据处理装置在接收到WCMD3和WCMD4的同时，将数据LSA1’～LSA3’和数据LSB5’～LSB7’存放到第1临时存储单元中。从而，第1临时存储单元已满，因此和先前同样地，进行向非易失性存储器的写入处理。此时，由于数据LSA1’～LSA3’和数据LSB5’～LSB7’都没有累积成一个页面，因此将先前写入到物理块PB0的页面0的数据LSA0’和物理块PB1的页面1的数据LSB4’读出到第2临时存储单元。然后，将数据LSA0’～LSA3’写入下一页面即物理块PB0的页面1中，将数据LSB4’～LSB7’写入物理块PB1的页面2中。
下面比较图14的重写处理和图6的重写处理。在图14的重写处理中，使用了非易失性存储器的5个页面的区域，并进行了5次将非易失性存储器的一个页面的数据写入的处理(页面写处理)。而且，将非易失性存储器的一个页面的数据读出至第2临时存储单元的处理也进行了5次。而在本发明的图6的重写处理中，使用了非易失性存储器130的3个页面的区域，并进行了3次将非易失性存储器130的一个页面的数据写入的处理(页面写处理)。相对于使用专利文献3的现有的数据处理装置，如果使用本发明的非易失性存储装置100，则备份处理即将非易失性存储器的一个页面的数据读出至第2临时存储单元的处理的次数变少，而且数据重写速度变快。
下面结合图15描述包含有第1临时存储单元的数据处理装置的处理过程例子，其中，所述第1临时存储单元用于保持数据；所述数据处理装置被构成为：当1次的数据接收结束时，以及当第1临时存储单元变满时，第1临时存储单元的数据写入非易失性存储器。再有，图6和图14的重写处理是旧数据存储在非易失性存储器时的处理，而在此描述的是旧数据没有存储在非易失性存储器时的处理。还有，假设第1临时存储单元具有4个扇区的容量。将最初的WCMD记为WCMD1，将下一个WCMD记为WCMD2，将再下一个WCMD记为WCMD3，将最后的WCMD记为WCMD4。
首先，数据处理装置接收到WCMD1后，接收逻辑扇区编号0的数据(LSA0’)，并将该数据写入第1临时存储单元。然后，从第1临时存储单元将数据LSA0’写入非易失性存储器的物理块PB0中对应于数据LSA0’的扇区存储位置。
接着，数据处理装置接收到WCMD2后，接收数据LSB0’～LSB4’，并将上述数据写入第1临时存储单元。然后，从第1临时存储单元将数据LSB0’～LSB3’写入非易失性存储器的物理块PB1中对应于数据LSB0’～LSB3’的扇区存储位置。接着，从第1临时存储单元将数据LSA4’写入非易失性存储器的物理块PB1中对应于数据LSB4’的扇区存储位置。
然后，数据处理装置接收到WCMD3后，接收数据LSA1’～LSA3’，并将上述数据写入第1临时存储单元。然后，从第1临时存储单元将数据LSA1’～LSA3’写入非易失性存储器的物理块PB0中对应于数据LSA1’～LSA3’的扇区存储位置。
最后，数据处理装置接收到WCMD4后，接收数据LSB5’～LSB7’，并将上述数据写入第1临时存储单元。然后，从第1临时存储单元将数据LSB5’～LSB7’写入非易失性存储器的物理块PB0中对应于数据LSB5’～LSB7’的扇区存储位置。
在图15的重写处理中，使用了非易失性存储器的3个页面的区域，进行了5次将非易失性存储器130的一个页面的数据写入的处理(页面写处理)。这种情况的重写速度虽然比图14的重写处理快，但比图6的本发明的重写处理要慢。
在图15的重写处理中，以分时方式将数据写入相同页面的不同存储位置，进行所谓的分割写入。对于2值NAND闪存器等一些存储器可以进行分割写入，但也有进行分割写入时无法保证可靠性的存储器，如多值NAND闪存器等。也就是说，为了确保存储卡的可靠性，有时无法应用图15所示的分割写入。
再有，本实施方式中，第1存储部122的容量是4个扇区，第2存储部123的容量是5个扇区，但存储部(存储器)的容量并不限于这些。而且，存储部和非易失性存储器的格式也不限于本实施方式给出的格式。
另外，在本实施方式的非易失性存储装置100中，以扇区为单位管理第2存储部123的数据。但还可以以非易失性存储器130的写入单位即页面为单位管理第2存储部123，从而简化第2存储部123的数据管理。
此外，在本实施方式中，非易失性存储装置100被构成为，在存取装置110读出非易失性存储器130的数据时，将非易失性存储器130的数据直接传输给第1存储部122后，向存取装置110输出。因此，和通过第2存储部123而输出的情况相比，减少了数据的重写次数。减少重写次数这一点在将FeRAM等非易失性存储器使用于第2存储单元时特别重要。
(实施方式2)
本发明实施方式2中的非易失性存储装置100的结构和实施方式1的非易失性存储装置100基本相同，但其操作不同。
下面结合图7描述本发明实施方式2中的非易失性存储装置100的操作。
(S700)非易失性存储装置100处于等待接收来自存取装置110的写命令(下面记为WCMD)即数据的写入命令的状态。非易失性存储装置100从存取装置110接收到WCMD时，进入(S701)的处理。
(S701)从存取装置110传输(发送)来一个扇区的数据和该数据的逻辑地址时，CPU部121将传输来的逻辑地址的值存入CPU部121中的寄存器中，同时将数据写入第1存储部122。
(S702)CPU部121判断在第1存储部122中是否已累积一个页面的要存储于非易失性存储器130的相同页面中的数据，如果是，则进入(S703)的处理，否则，进入(S704)的处理。
(S703)CPU部121判断表示数据传输结束的信号即STOP信号是否从存取装置110输入到非易失性存取装置100。如果STOP信号已输入，则进入(S705)的处理，如果STOP信号未输入，则进入(S706)的处理。
(S704)CPU部121判断表示数据传输结束的信号即STOP信号是否从存取装置110输入到非易失性存取装置100，如果STOP信号已输入，则进入(S705)的处理，如果STOP信号未输入，则进入(S701)的处理。
(S705)CPU部121将保持在第1存储部122中的所有数据连同它们的地址信息一起写入第2存储部123，并结束写入处理。
(S706)CPU部121判断在第1存储部122中累积一个页面的数据之后再从存取装置110输入到非易失性存储装置100的数据的逻辑地址是否和第1存储部122中上述累积一个页面的数据的逻辑地址连续。如果不连续，则进入(S707)的处理，如果连续，则进入(S708)的处理。
(S707)CPU部121将第1存储部122中的上述累积一个页面的数据连同它们的地址信息一起写入第2存储部123，并返回(S701)的处理。
(S708)CPU部121将第1存储部122的上述累积一个页面的数据写入非易失性存储器130的规定物理块的一个页面的区域中。
非易失性存储装置100在从接收WCMD到接收STOP信号为止的期间内接收到多个扇区的数据时，每接收一个扇区的数据则重复执行(S701)、(S707)和(S708)的处理以及(S703)、(S704)和(S706)的判定，直至接收到STOP信号为止。
下面结合图8对(S705)和(S707)的各自处理作具体描述。
在(S705)和(S707)中，将多个扇区的数据从第1存储部122写入第2存储部123时，对于每扇区的数据重复(S800)～(S807)的处理。
(S800)CPU部121判断第2存储部123的数据量是否已达到规定量。如果第2存储部123的数据量已达到了规定量，则进入(S801)的处理，否则进入(S802)的处理。
(S801)CPU部121将第2存储部123的全部或一部分数据写入非易失性存储器130。
(S802)CPU部121判断在第2存储部123中是否保持(存放)有地址与要写入第2存储部123的第1存储部122中数据相同的数据。如果没有地址相同的数据，则进入(S803)的处理，如果有地址相同的数据，则进入(S807)的处理。
(S803)CPU部121将第1存储部122的数据写入第2存储部123的空闲区域中。
(S804)CPU部121判断在第2存储部123中是否已累积一个页面的要存储于非易失性存储器130的相同页面中的数据，如果是，则进入(S805)的处理，否则，返回图7所示的处理。
(S805)CPU部121通过比较第2存储部123的上述累积一个页面的数据的地址和在一个页面的数据累积之后再从存取装置110输入到非易失性存储装置100并存放到第1存储部122的数据的地址，来判断上述两个地址是否连续。如果连续，则进入(S806)的处理，否则，返回图7所示的处理。
(S806)CPU部121将第2存储部123的上述累积一个页面的数据写入非易失性存储器130。
(S807)CPU部121将第1存储部122的数据覆盖到第2存储部123的上述相同地址的数据上，并返回图7所示的处理。
下面，结合图9描述本实施方式的非易失性存储装置100的处理过程例子。
在图9的例子中，和图6的例子一样，第1存储部122保持非易失性存储器130的一个页面即4个扇区的数据，第2存储部123保持5个扇区的数据，从存取装置110传输4次WCMD。将最初的WCMD记为WCMD1，将下一个WCMD记为WCMD2，将再下一个WCMD记为WCMD3，将最后的WCMD记为WCMD4。非易失性存储装置100接收到WCMD1时，假设非易失性存储器130的物理块PB6的页面0中存储有旧数据LSA0～LSA3，物理块PB7的页面0中存储有旧数据LSB0～LSB3。
非易失性存储装置100接收到WCMD1后，按顺序接收逻辑扇区编号0的数据(LSA0’～LSA4’)，并将数据LSA0’～LSA3’临时保持到第1存储部122中。接着，CPU部121确认不是STOP信号输入到非易失性存储装置100而是地址连续的数据(LSA4’)输入到非易失性存储装置100时，则将数据LSA0’～LSA3’写入非易失性存储器130的PB0的页面0中，并将数据LSA4’保持到第1存储部122中。在此，如果准备多个第1存储部122、或增加第1存储部122的容量，则还可以将数据LSA4’保持到第1存储部122之后，将数据LSA0’～LSA3’写入非易失性存储器130。在将数据LSA4’传输给第1存储部122之后收到STOP信号，则CPU部121将数据LSA4’写入第2存储部123。
接着，非易失性存储装置100接收到WCMD2后，接收数据LSB0’～LSB3’，并将这些数据写入第1存储部122。之后，CPU部121确认STOP信号发来时，将第1存储部122的数据(LSB0’～LSB3’)写入第2存储部123。
进而，在接收到WCMD3之后，LSB0’～LSB3’的更新数据LSB0”～LSB3”从存取装置110传输到非易失性存储装置100。之后，CPU部121确认STOP信号传输到非易失性存储装置100时，将第1存储部122的数据(LSB0”～LSB3”)写入第2存储部123。此时，CPU部121检测第2存储部123中各数据的地址信息，当确认存在相同地址的数据(LSB0’～LSB3’)时，将新数据LSB0”～LSB3”覆盖到存放旧数据(LSB0’～LSB3’)的位置。
最后，WCMD4输入到非易失性存储装置100后，将数据LSA5保持到第1存储部122中。之后，STOP信号输入到非易失性存储装置100时，CPU部121将数据LSA5写入第2存储部123。此时，由于第2存储部123已满，所以CPU部121将累积为页面单位的数据LSB0”～LSB3”写入非易失性存储器130的PB1的页面0，在确保第2存储部123中的容量后，将数据LSA5写入第2存储部123。
在本实施方式的非易失性存储装置100中，即使是要存储于非易失性存储器130的相同页面中的一个页面的数据，但如果是不超过一个页面的量的连续数据且是有可能重复频繁地写入到相同逻辑地址上的数据时，则将所述数据暂时写入第2存储部123，而不是从第1存储部122直接写入非易失性存储器130。从而，减少导致非易失性存储装置100的写入速度变慢的“无用单元收集程序”(garbage collection)的发生。而且，非易失性存储器130的重写次数也减少了。因此，加快了数据的写入速度，并延长了非易失性存储器的寿命。
此外，在本实施方式中，在第2存储部123中的逻辑地址与从第1存储部122要写入第2存储部123的写数据相同的数据，被该写数据覆盖。因此，能够有效地利用第2存储部123的有限区域。
另外，虽然在本实施方式中第2存储部123的容量是5个扇区，但是也可以使用能存放更大容量的数据的第2存储部123。由于在第2存储部123中的逻辑地址与从第1存储部122要写入第2存储部123的写数据相同的数据被该写数据覆盖，所以通过使用大容量的第2存储部123，可以使写入处理更有效率。
另外，在本实施方式的非易失性存储装置100中，以扇区为单位管理第2存储部123的数据。但还可以以非易失性存储器130的写入单位即页面单位管理第2存储部123，从而简化第2存储部123的数据管理。
(实施方式3)
本发明实施方式3的非易失性存储装置100的结构和实施方式1的非易失性存储装置100基本相同，但其操作不同。
此外，在本实施方式的非易失性存储装置100中，在CPU部121内包括地址记录管理部。地址记录管理部用于存储从非易失性存储装置100的外部输入的数据的逻辑地址的记录。
在本实施方式的非易失性存储装置100中，代替图4的(S400)～(S406)的处理，而进行图10中的(S1000)～(S1007)的处理，这和实施方式1的非易失性存储装置100的操作不同。
下面结合图10描述本发明实施方式3中的非易失性存储装置100的操作。
(S1000)非易失性存储装置100处于等待接收来自存取装置110的写命令(下面记为WCMD)即数据的写入命令的状态。非易失性存储装置100从存取装置110接收到WCMD时，进入(S1001)的处理。
(S1001)从存取装置110传输(发送)来数据和该数据的逻辑地址时，CPU部121将传输来的逻辑地址的值存入CPU部121中的寄存器中，同时将数据写入第1存储部122。
(S1002)CPU部121判断在第1存储部122中是否已累积一个页面的要存储于非易失性存储器130的相同页面的数据，如果是，则进入(S1003)的处理，否则，进入(S1004)的处理。
(S1003)CPU部121根据存储在地址记录管理部的逻辑地址(地址信息)，即根据非易失性存储装置100目前为止所接收到的数据的逻辑地址的记录(地址信息)，判断是否存在重写第1存储部122中的上述累积一个页面的数据的可能性。其中，重写数据的可能性是指，即该数据输入到非易失性存储装置100后，与该数据具有相同逻辑地址的数据作为写数据而输入进来的可能性。如果判断为没有可能性，则进入(S1005)，如果判断为有可能性，则进入(S1006)。
(S1004)CPU部121判断表示数据传输结束的信号即STOP信号是否从存取装置110输入到非易失性存取装置100。如果STOP信号已输入，则进入(S1006)，如果STOP信号未输入，则返回(S1001)的处理。
(S1005)CPU部121将第1存储部122中的上述累积一个页面的数据写入非易失性存储器130的规定物理块的一个页面的区域中。
(S1006)CPU部121将第1存储部122中的要存储于非易失性存储器130的相同页面中的一个页面的数据写入第2存储部123。
(S1007)CPU部121判断表示数据传输结束的信号即STOP信号是否从存取装置110输入到非易失性存取装置100。如果STOP信号已输入，则结束写入处理，如果STOP信号未输入，则返回(S1001)的处理。
在(S1003)中，根据第1存储部122中的上述累积一个页面的数据是否是包含在规定扇区以上个连续输入到非易失性存储装置100的连续数据中的数据，判断是否存在重写第1存储部122中的上述累积一个页面的数据的可能性。也就是说，如果上述累积一个页面的数据包含在规定扇区以上个连续的连续数据，则判断为没有重写的可能性，如果不包含在连续数据中，则判断为有重写的可能性。
在(S1006)中，进行实施方式1中的(S405)的处理((S500)～(S504)的处理)、进行实施方式2中的(S705)的处理((S800)～(S806)的处理)。
非易失性存储装置100在从接收WCMD到接收STOP信号为止的期间内接收到多个扇区的数据时，每接收一个扇区的数据则重复(S1001)、(S1005)和(S1006)的处理以及(S1002)～(S1004)和(S1007)的判定，直至接收到STOP信号为止。
而且，存储在地址记录管理部的逻辑地址的记录是，用于判断上述累积一个页面的数据是否包含在规定扇区以上个连续输入到非易失性存储装置100的连续数据中的数据。例如，连续数据的开始地址和结束地址，连续数据的开始地址和连续写入的扇区数目、或者用于标识各数据是否包含在一个页面以上个连续的数据中的标记(flag)等数据。
上述使用图10对本发明进行了描述。在本实施方式中，根据地址记录管理部中所写入的地址记录判断是图像数据、音乐数据等要连续写入的连续数据，还是系统信息或管理信息等要重复写入同一地址的数据，从而，可以更有效地将连续数据写入非易失性存储器130，将重复写入同一地址的数据写入第2存储部123。从而，向非易失性存储器130写入数据的效率提高。
再有，在(S1003)中进行的判断还可以基于与上述累积一个页面的数据具有相同逻辑地址的数据是否重复输入多次。也就是说，根据存储在地址记录管理部的信息判断为与上述累积一个页面的数据具有相同逻辑地址的数据输入到非易失性存储装置100规定次数以上时，则判断为有重写的可能性，否则，判断为没有重写的可能性。
(实施方式4)
本发明实施方式4中的非易失性存储装置100的结构和实施方式1的非易失性存储装置100基本相同，但其操作不同。
下面结合图11描述本发明实施方式4中的非易失性存储装置100的操作。
在本实施方式的非易失性存储装置100中，代替图4的(S400)处理，而进行以下所述的(S1100)～(S1102)处理，这和实施方式1的非易失性存储装置100的操作不同。
(S1100)非易失性存储装置100处于等待接收来自存取装置110的写命令(下面记为WCMD)即数据的写入命令的状态。非易失性存储装置100从存取装置110接收到WCMD时，进入(S401)的处理，没有接收到WCMD时，进入(S1101)的处理。
(S1101)CPU部121在先前接收到WCMD之后，如果经过一定时间，则进入(S1102)的处理，如果没有经过一定时间，则返回(S1100)的处理。
(S1102)CPU部121将第2存储部123的全部或一部分数据写入非易失性存储器130。
如上所述，在本实施方式的非易失性存储装置100中，在一定时间内存取装置110没有向非易失性存储装置100进行写入存取时，将存储在第2存储部123的一部分或全部数据移动到非易失性存储器130。因此，下一次从存取装置110来数据时，第2存储部123中的存储区域(存储器空间)的全部或一部分处于空闲状态。这样，由于第2存储部123能够得到有效利用，所以可以减少第2存储部的容量。从而，由芯片尺寸(chip size)的缩减等，可以减少成本。
(实施方式5)
本发明实施方式5中的非易失性存储装置100的结构和实施方式1的非易失性存储装置100基本相同，但其操作不同。
下面结合图12描述本发明实施方式5中的非易失性存储装置100的操作。
(S1200)非易失性存储装置100处于等待接收来自存取装置110的写命令(下面记为WCMD)即数据的写入命令的状态。
(S1201)从存取装置110传输(发送)来数据和该数据的逻辑地址时，CPU部121将传输来的逻辑地址的值存入CPU部121中的寄存器中，同时将数据写入第1存储部122。
(S1202)CPU部121判断在第1存储部122是否已累积一个页面的要存储于非易失性存储器130的相同页面的数据，如果是，则进入(S1204)的处理，否则，进入(S1203)的处理。
(S1203)CPU部121判断表示数据传输结束的信号即STOP信号是否从存取装置110输入到非易失性存取装置100。如果STOP信号已输入，则进入(S1209)的处理，如果STOP信号未输入，则返回(S1201)的处理。
(S1204)CPU部121判断(S1202)中累积的数据是否是重要数据。这里，如果(S1202)中累积的数据为FAT、地址信息和安全信息中的任意一个，则判断为是重要数据。这里的判断通过利用数据本身、数据的逻辑地址、或从存取装置110输入的写命令等来进行。如果判断为是重要的数据，则进入(S1206)的处理，否则，进入(S1205)的处理。其中，是否为重要数据的判断，可以以(S1202)中累积的一个页面的数据为单位进行，也可以以一个扇区的数据为单位进行。
(S1205)CPU部121将上述(S1202)中累积的数据写入非易失性存储器130的规定物理块的一个页面的区域中。
(S1206)(S1207)CPU部121将上述(S1202)中累积的数据保持到第2存储部123的同时，写入非易失性存储器130的规定物理块的一个页面的区域中。
(S1208)CPU部121判断STOP信号是否从存取装置110输入到非易失性存储装置100。如果STOP信号已输入，则结束写入处理，如果STOP信号未输入，则返回(S1201)的处理。
(S1209)CPU部121判断保持在第1存储部122中的数据是否是重要数据，如果是重要数据，则进入(S1210)的处理，如果不是重要数据，则进入(S1205)的处理。
(S1210)(S1211)CPU部121将保持在第1存储部122的数据保持到第2存储部123的同时，写入非易失性存储器130的规定物理块的一个页面的区域中。
其中，对于存储在第2存储部123中的重要数据，如果CPU部121确认在非易失性存储器130中存储有该重要数据，则可以将该重要数据看作可删除、或可被新数据覆盖的无效数据处理。
如上所述，在本实施方式的非易失性存储装置100中，由于将重要数据写入第2存储部123和非易失性存储器130这两处，所以因意外情况造成数据消失的可能性低。因此，通过将非易失性存储装置100构成为将重要数据写入第2存储部123和非易失性存储器130这两处，可以提高非易失性存储装置100的可靠性。
此外，如果使用FeRAM等非易失性存储器作为第2存储部123，则会进一步降低因写入过程中电源切断等引起的数据消失的可能性，从而能够进一步提高非易失性存储装置100的可靠性。
另外，将非易失性存储装置100构成为，由存取装置110读出非易失性存储器130的数据时，将非易失性存储器130的数据直接传输到第1存储部122后向存取装置110输出。这和通过第2存储部123而输出的情况相比，减少了数据的重写次数。减少重写次数这一点在将FeRAM等非易失性存储器使用于第2存储单元时特别重要。
再有，在本实施方式的非易失性存储装置100中，虽然将FAT、地址管理信息和安全信息判断为重要数据，但也可以将上述中的一部分或者上述之外的其它数据判断为重要数据。例如，上述之外的其它数据可以为若丢失则无法读出非易失性存储器130的数据的数据，该数据可以判断为重要数据。
(实施方式6)
本发明实施方式6中的非易失性存储装置100的结构和实施方式1的非易失性存储装置100基本相同，但其操作不同。
下面结合图13描述本发明实施方式6中的非易失性存储装置100的操作。
在本实施方式的非易失性存储装置100中，代替图5的(S500)～(S504)处理，进行图13的(S1300)～(S1307)处理，这和实施方式1的非易失性存储装置100的操作不同。
(S1300)CPU部121判断第2存储部123的数据量是否达到规定量。如果第2存储部123的数据量没有达到规定量，则进入(S1301)的处理，如果达到了规定量，则进入(S1305)的处理。
(S1301)CPU部121判断在第2存储部123中是否保持(存储)有地址与从第1存储部122要写入第2存储部123的写数据相同的数据。如果有相同地址的数据，则进入(S1302)的处理，如果没有相同地址的数据，则进入(S1307)的处理。
(S1302)CPU部121对保持在第2存储部123中的上述相同地址的各数据，判断数据管理标记是“0”还是“1”。也就是说，判断各数据是最新的(上一次写入)数据，还是不是最新的(上上一次以前写入)数据。如果存在“0”的数据，则进入(S1303)，如果不存在“0”的数据，则进入(S1306)。
(S1303)CPU部121将上述写数据覆盖到上述相同地址的数据中数据管理标记为“0”的数据上，并将该写入的数据的数据管理标记设定为“1”。
(S1304)CPU部121将在(S1303)中未被覆盖的上述相同地址的数据的数据管理标记更新为“0”。
(S1305)CPU部121将第2存储部123的全部或一部分数据写入非易失性存储器130。
(S1306)CPU部121将上述写数据写入第2存储部123的空闲区域。
(S1307)CPU部121将上述写数据写入第2存储部123的空闲区域，并将上述写数据的数据管理标记设定为“1”。
如上所述，在本实施方式的非易失性存储装置100中，在第2存储部123中只有一个逻辑地址与来自第1存储部122的写数据相同的数据时，该数据不被写数据覆盖。而在第2存储部123中有2个逻辑地址与来自第1存储部122的写数据相同的数据时，覆盖旧数据。从而，因意外情况，上述旧数据没有被来自第1存储部122的写数据正确覆盖时，可以使用留下的新数据。由此，可以提高非易失性存储装置100中存储的数据的可靠性。
此外，如果使用FeRAM等非易失性存储器作为第2存储部123，则由于在发生电源切断等异常操作时数据受到保护，因此可以进一步提高非易失性存储装置100的可靠性。
再有，在本实施方式中，描述了(S1300)～(S1307)的处理代替实施方式1中的(S500)～(S504)((S405))的处理的情况，但还可以代替实施方式2中的(S705)和(S707)、实施方式3中的(S1006)的处理。
(其它实施方式)
再有，本发明并非限于主存储非易失性存储器、第1存储单元和第2存储单元的组合，在专利请求范围所述的发明范围内，可以进行使用其它非易失性存储器等其它各种改变，显然这些也都包括在本发明的范围内。
例如，也可以使用与上述实施方式的图2中描述的格式不同的格式的非易失性存储器。还有，非易失性存储器130、第1存储部122或第2存储部123的容量也并不限于上述实施方式的情况。
此外，在实施方式1的非易失性存储装置100中，每接收一个扇区的数据就进行(S401)～(S403)的处理和(S404)和(S406)的判定，但也可以每接收多个扇区的数据时进行上述处理和判定。
同样，在实施方式2的非易失性存储装置100中，也可以每接收多个扇区的数据时进行(S701)、(S707)和(S708)的处理以及(S703)、(S704)和(S706)的判定。
同样，在实施方式3的非易失性存储装置100中，也可以每接收多个扇区的数据时进行(S1001)、(S1005)和(S1006)的处理以及(S1002)～(S1004)和(S1007)的判定。
此外，在实施方式2的非易失性存储装置100中，分别在(S705)和(S707)中，将多个扇区的数据从第1存储部122写入第2存储部123时，对每一个扇区的数据重复执行(S800)～(S807)的处理。但也可以对每多个扇区的数据，例如，对要存储于非易失性存储器130中同一页面的一个页面的数据，进行(S800)～(S807)的处理。
另外，本发明并不限于上述实施方式，在具体实施阶段，可以在不超出其保护范围的情况下对构成要素进行变形。此外，通过适当组合上述实施方式中公开的多个构成要素，可以形成多种发明。例如，从实施方式中所示的所有构成要素中也可以删除其中几个构成要素。进而，还可以适当组合不同实施方式中的构成要素。
具体而言，例如，代替实施方式2的(S700)、实施方式3的(S1000)或实施方式5的(S1200)，可以进行实施方式4的(S1100)～(S1102)的处理。
此外，在实施方式1～3中也可以和实施方式5一样，根据数据的重要性，将第1存储部122的数据写入非易失性存储器130和第2存储部123这两处。也就是说，在实施方式1中，在(S403)中将第1存储部122中的数据写入第2存储部123时，判断第1存储部122中的数据是否是重要的数据，如果是重要的数据，则将该数据不仅要写入非易失性存储器130，还要写入第2存储部123；此外，在实施方式2和实施方式3中，在(S705)、(S1005)中将第1存储部122中的数据写入第2存储部123时，判断第1存储部122中的数据是否是重要的数据，如果是重要的数据，则将该数据不仅要写入非易失性存储器130，还要写入第2存储部123。
本发明中的非易失性存储装置、数据存储系统和数据存储方法具有可快速写入数据的效果，例如，在语音记录再生装置、静止图像记录再生装置、运动图像记录再生装置等便携式(portable)AV设备、移动电话等便携式通信设备、使用闪存器等非易失性存储器作为主存储的计算机、车载终端的记录媒体和记录系统等中很有用。

Claims (19)

1.一种非易失性存储装置，包括数据按照单位区域写入的非易失性存储器和用于控制对所述非易失性存储器写入数据的存储控制器，其特征在于，所述存储控制器包括：
第1存储部，用于保持从装置外部输入的数据；
第1控制部，用于将保持在所述第1存储部的每一个单位区域的数据写入所述非易失性存储器，将保持在所述第1存储部的不满所述单位区域的数据写入第2存储部；
第2控制部，将保持在所述第2存储部的数据写入所述非易失性存储器。
2.根据权利要求1所述的非易失性存储装置，其特征在于，
所述第1控制部被构成为：保持在所述第1存储部的所述一个单位区域的数据之后从装置外部输入的数据，如果是与所述一个单位区域的数据连续的数据，则将该一个单位区域的数据写入所述非易失性存储器，如果不是连续的数据，则写入所述第2存储部。
3.根据权利要求1所述的非易失性存储装置，其特征在于，
所述第1控制部被构成为：保持在所述第1存储部的所述一个单位区域的数据从装置外部输入之后，表示结束规定数据传输的信号从装置外部输入时，将该一个单位区域的数据写入所述第2存储部。
4.根据权利要求1所述的非易失性存储装置，其特征在于，
所述非易失性存储装置进一步包括：地址记录管理部，用于存储从装置外部输入的数据的逻辑地址的记录，
所述第1控制部被构成为：根据所述地址记录管理部中存储的逻辑地址，判断是否有可能重写保持在所述第1存储部的所述一个单位区域的数据，如果判断为没有重写的可能性，则将该一个单位区域的数据写入所述非易失性存储器，如果判断为有重写的可能性，则写入所述第2存储部。
5.根据权利要求1～4中任一项所述的非易失性存储装置，其特征在于，
所述第2控制部被构成为：在所述第2存储部已保持一个单位区域的数据时，将所述一个单位区域的数据写入所述非易失性存储器。
6.根据权利要求1～4中任一项所述的非易失性存储装置，其特征在于，
所述第2控制部被构成为：在所述第2存储部已保持一个单位区域的数据，并且所述一个单位区域的数据之后从装置外部输入的数据的逻辑地址与所述一个单位区域的数据的逻辑地址连续时，将该一个单位区域的数据写入所述非易失性存储器。
7.根据权利要求1～4中任一项所述的非易失性存储装置，其特征在于，
所述第2控制部被构成为：在所述第2存储部已保持规定量以上的数据时，将保持在所述第2存储部中的数据写入所述非易失性存储器。
8.根据权利要求1～4中任一项所述的非易失性存储装置，其特征在于，
所述第2控制部被构成为：在规定时间内从装置外部没有数据输入时，将所述第2存储部中保持的数据写入所述非易失性存储器。
9.根据权利要求1～4中任一项所述的非易失性存储装置，其特征在于，
所述第1控制部被构成为：逻辑地址与要写入所述第2存储部的写数据相同的数据保持在所述第2存储部中时，将该写数据覆盖到所述逻辑地址相同的数据上。
10.根据权利要求1～4中任一项所述的非易失性存储装置，其特征在于，
所述第1控制部被构成为：逻辑地址与要写入所述第2存储部的写数据相同的多个数据保持在所述第2存储部中时，用该写数据覆盖其中所述逻辑地址相同的最旧数据。
11.根据权利要求1～4中任一项所述的非易失性存储装置，其特征在于，
所述第1控制部被构成为：根据所述第1存储部中保持的所述一个单位区域的数据的重要程度，将该一个单位区域的数据写入所述非易失性存储器和所述第2存储部。
12.根据权利要求1～4中任一项所述的非易失性存储装置，其特征在于，
所述非易失性存储装置进一步包括读出控制部，用于根据来自装置外部的数据读出请求，将所述非易失性存储器的数据不经过所述第2存储部而传输给所述第1存储部，使所述第1存储部暂时保持该数据后，将该数据输出至装置外部。
13.根据权利要求1～4中任一项所述的非易失性存储装置，其特征在于，所述第2存储部为非易失性随机存取存储器RAM。
14.根据权利要求13所述的非易失性存储装置，其特征在于，
所述第2存储部由强电介质存储器、磁性记录式随机存取存储器、奥弗辛斯基电效应统一存储器和电阻RAM中的任意一个构成。
15.一种数据存储系统，用于对数据以规定单位量为单位写入的非易失性存储器，进行数据的写入和读出，其特征在于，该系统包括：
权利要求1～4中任意一项的非易失性存储装置；
对所述非易失性存储装置进行数据的读出和写入的主计算机。
16.一种数据存储方法，非易失性存储装置的存储控制器对数据按照单位区域写入的非易失性存储器写入数据，其特征在于，该方法包括：
数据保持步骤，第1存储部保持从装置外部输入的数据；
第1控制步骤，第1控制部将保持在所述第1存储部的一个单位区域的数据写入所述非易失性存储器，将保持在所述第1存储部的不满所述单位区域的数据写入第2存储部；
第2控制步骤，第2控制部将保持在所述第2存储部的数据写入所述非易失性存储器。
17.根据权利要求16所述的数据存储方法，其特征在于，
在所述第1控制步骤中，保持在所述第1存储部的所述一个单位区域的数据之后从装置外部输入的数据如果是与所述一个单位区域的数据连续的数据，则所述第1控制部将该一个单位区域的数据写入所述非易失性存储器，如果不是连续的数据，则写入第2存储部。
18.根据权利要求16所述的数据存储方法，其特征在于，
在所述第1控制步骤中，保持在所述第1存储部的所述一个单位区域的数据从装置外部输入之后，表示结束规定数据传输的信号从装置外部输入时，所述第1控制部将该一个单位区域的数据写入所述第2存储部。
19.根据权利要求16所述的数据存储方法，其特征在于，
该方法进一步包括：地址记录管理部存储从装置外部输入的数据的逻辑地址的记录；
在所述第1控制步骤中，所述第1控制部根据所述地址记录管理部中存储的逻辑地址，判断是否有可能重写所述第1存储部中保持的所述一个单位区域的数据，如果判断为没有重写的可能性，则将该一个单位区域的数据写入所述非易失性存储器，如果判断为有重写的可能性，则写入所述第2存储部。
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PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20080206