CN101101913A - 薄膜晶体管阵列 - Google Patents

Abstract

本发明公开了一种薄膜晶体管阵列，包括基板以及配置于基板上的多个薄膜晶体管、多个像素电极、多条共用配线与多个辅助电极。基板具有多个像素区域，而薄膜晶体管、像素电极与辅助电极则是分别配置于各像素区域内。在各像素区域内，像素电极覆盖于共用配线上，并与薄膜晶体管电性连接。辅助电极则是位于像素电极与共用配线之间，且辅助电极与共用配线间的重叠区域面积为L×H，而重叠区域的边长和大于2L×2H。其中，L、H均为正实数。此薄膜晶体管阵列上各像素区域内的馈通电压彼此相等。

Description

薄膜晶体管阵列

技术领域

本发明有关于一种薄膜晶体管阵列(thin film transistor array，TFTarray)，且特别有关于一种能够提高显示器显示亮度均匀性的薄膜晶体管阵列。

背景技术

薄膜晶体管液晶显示器主要由薄膜晶体管阵列、彩色滤光片(color filter)和液晶层(liquid crystal layer)所构成。图1为现有的薄膜晶体管阵列的局部示意图。请参照图1，薄膜晶体管阵列100主要是由以阵列排列的多个像素结构110所构成。其中，各个像素结构110均是由扫描配线(scan line)112、数据配线(dateline)114、薄膜晶体管116以及与薄膜晶体管116电性连接的像素电极(pixelelectrode)118所组成。

请继续参照图1，薄膜晶体管116是用来作为像素结构110的开关元件，而扫描配线112与数据配线114则是用来提供其所选定的像素结构110适当的操作电压，以分别驱动各个像素结构110而显示影像。此外，像素结构110还包括有辅助电极120，配置于薄膜晶体管阵列100的共用配线130上方。

图2为现有的一种薄膜晶体管液晶显示器的单一像素的等效电路示意图。请参照图2，在现有的薄膜晶体管液晶显示器的单一像素中，通常包含一薄膜晶体管116、一液晶电容C_LC以及一存储电容(storage capacitance)C_st。

请同时参照图1及图2，液晶电容C_LC是由薄膜晶体管阵列100上的像素电极118与彩色滤光片上的共用电极(common electrode)(未示出)耦合而成。存储电容C_st则是由辅助电极120与共用配线130耦合而成。另外，薄膜晶体管116的栅极G、源极S以及漏极D分别与扫描配线112、数据配线114以及像素电极118连接。而且，由于薄膜晶体管116的栅极G与漏极D之间有互相重叠的区域，因此在栅极G与漏极D之间会存有一栅极-漏极寄生电容(parasitic capacitance)C_gd。

请继续参照图1及图2，由于施加在液晶电容C_LC上的电压(也就是施加于像素电极118与共用电极上的电压)与液晶分子的光穿透率之间具有特定关系，因此只要依据所要显示的画面来控制施加在液晶电容C_LC上的电压，即可使显示器显示预定画面。其中，当薄膜晶体管116关闭时，液晶电容C_LC上的电压是保持一定值(也就是处于保持(holding)状态)，但由于栅极-漏极寄生电容C_gd的存在，液晶电容C_LC上所保持的电压将会随着数据配线114上的信号变化而有所改变(也就是所谓的耦合效应)，因而使得液晶电容C_LC上所保持的电压偏离原先设定值。此电压变动量称为馈通电压(feed-through voltage)ΔVp，其可表示为：

${\mathrm{\ΔV}}_p=\frac{C_{\mathrm{gd}}}{C_{\mathrm{gd}}+C_{\mathrm{st}}+C_{\mathrm{LC}}}\mathrm{\Δ}{V}_g......\left(1\right)$

其中ΔVg为施加于扫描配线112上的脉冲电压的振福。若各像素的馈通电压不一致，将会导致显示不良(mura)的问题。由式(1)可知，栅极-漏极寄生电容C_gd、液晶电容C_LC与存储电容C_st的大小均与液晶显示器的显示品质有关。

目前薄膜晶体管阵列的曝光方式大多是将面板分为多个区域，并以步进式曝光机或扫描式曝光机逐一对各区域进行曝光。但是在上述两种曝光制程中，却容易因制程误差而使各个区域内的曝光强度不同。一旦各区域所受的曝光强度不同，则在后续欲形成漏极与辅助电极的蚀刻制程中，漏极与辅助电极在各区域内的侧蚀量也会不同，造成漏极及辅助电极在各像素内的面积不一致。如此一来，将导致各像素的馈通电压ΔVp彼此不同，进而使液晶显示器有显示不良的问题。

发明内容

本发明的目的是提供一种薄膜晶体管阵列，以解决因制程误差造成液晶显示器显示不良的问题。

为达上述或其他目的，本发明提出一种薄膜晶体管阵列，其包含基板以及配置于基板上的多个薄膜晶体管、多个像素电极、多条共用配线与多个辅助电极。其中，基板具有多个像素区域，而薄膜晶体管、像素电极与辅助电极则是分别配置于各像素区域内。在各像素区域内，像素电极覆盖于共用配线上，并与薄膜晶体管电性连接。辅助电极则是位于像素电极与共用配线之间，且辅助电极与共用配线间的重叠区域面积为L×H，而重叠区域的边长和大于2L×2H。其中，L、H均为正实数。

在本发明一实施例中，上述辅助电极分别与对应的像素电极电性连接。举例来说，像素电极与辅助电极之间具有一绝缘层，且此绝缘层具有多个接触窗开口，而像素电极即是填入这些接触窗开口内而与辅助电极电性连接。

在本发明一实施例中，上述辅助电极例如是具有多个块状部与至少一颈缩部，且此颈缩部是位于这些块状部之间。其中，此颈缩部例如是呈梳状(comb shape)或连续弯折状。另外，在另一实施例中，各辅助电极例如是由多个块状电极所构成，且各块状电极并不相连。

在本发明一实施例中，上述共用配线于每一像素区域内均呈H型，且辅助电极也是呈H型。

在本发明一实施例中，上述薄膜晶体管的漏极呈H型。

在本发明一实施例中，上述薄膜晶体管的栅极呈H型。

本发明可以在不改变辅助电极面积的前提下，利用特殊的图案设计来增加辅助电极与共用配线间的重叠区域的边长和，以使不同像素区域内此重叠区域面积的差值恒与栅极与漏极间重叠区域的面积的差值维持一定的比例关系，进而使各像素区域内的馈通电压彼此相等。

为让本发明之上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图作详细说明如下。

附图说明

图1为现有的薄膜晶体管阵列的俯视示意图。

图2为现有的一种薄膜晶体管液晶显示器的单一像素的等效电路示意图。

图3A为本发明一实施例中薄膜晶体管阵列的局部上视示意图。

图3B为图3A的薄膜晶体管阵列沿I-I’线的剖面示意图。

图4至图9分别为本发明的其他实施例中薄膜晶体管阵列的局部上视示意图。

具体实施方式

图3A为本发明一实施例中薄膜晶体管阵列的局部上视示意图。图3B则为图3A的薄膜晶体管阵列沿I-I’线的剖面示意图。请参照图3A，薄膜晶体管阵列300包括基板310、多个薄膜晶体管320、多个像素电极330、多条共用配线340与多个辅助电极350。其中，基板310具有多个像素区域312，而薄膜晶体管320、像素电极330与辅助电极350则是分别配置于各像素区域312内。在此，本领域普通技术人员应该知道，像素区域312由基板310上的扫描配线314与数据配线316所划分出。

薄膜晶体管320主要是由栅极322、通道层324、源极326与漏极328所构成，其中栅极322与扫描配线314电性连接，且本实施例是直接以扫描配线314的一部份作为薄膜晶体管320的栅极322。通道层324配置于栅极322上，源极326与漏极328则是部分地覆盖于通道层324上，且漏极328与栅极322间具有一重叠区域A，因而在漏极328与栅极322之间存在一栅极-漏极寄生电容C_gd。

请同时参照图3A及图3B，像素电极330与薄膜晶体管320的源极326电性连接，且覆盖于共用配线340上。辅助电极350则是位于像素电极330与共用配线340之间，而与共用配线340有一重叠区域B。其中，辅助电极350与薄膜晶体管320的源极326、漏极328属同一膜层，且像素电极330与源极326、漏极328、辅助电极350之间配置有一介电层333，而介电层333中例如是具有多个接触窗开口331，像素电极330即是借助接触窗开口331而与辅助电极350及源极326电性连接。同样地，共用配线340与辅助电极350之间还包括有一介电层345，而辅助电极350、介电层345与共用配线340即耦合为一存储电容C_s1。当然，像素电极330与共用配线340之间也存在一存储电容C_s2。由此可知，薄膜晶体管阵列300在每一像素区域312内，其等效存储电容C_st为(C_s1+C_s2)。

请再次参照图3A，值得一提的是，重叠区域B的面积为L×H，而重叠区域的边长和大于2L×2H。其中，L、H均为正实数。也就是说，重叠区域B的面积相当于一个长为L，宽为H的矩形(未示出)的面积，但重叠区域B的边长和大于此矩形的边长和。

由上述可知，本发明在将重叠区域B的面积维持于一适当值的前提下，尽量增加重叠区域B的边长和。如此一来，即使栅极322、漏极328与辅助电极350的侧蚀量在各像素区域312内因制程误差而有所差异，但重叠区域B的面积在不同像素区域312间的差异量会与重叠区域A的面积在不同像素区域312间的差异量维持适当的比例。也就是说，虽然不同像素区域312具有不同的存储电容C_st与栅极-漏极寄生电容C_gd，但由于各像素区域312内存储电容C_st与栅极-漏极寄生电容C_gd的比例关系相同，因此根据式(1)，各像素区域312可具有相同的馈通电压，以避免使用薄膜晶体管阵列300的显示器有显示不良的问题。

以下将举例说明本发明的辅助电极的设计图案，但其并非用以限定本发明。

请继续参照图3A，本实施例的辅助电极350的面积等于重叠区域B的面积，且辅助电极350例如是具有三个块状部352与两个颈缩部354。其中，颈缩部354连接于两相邻的块状部352间。当然，如图4所示，在其他实施例中，辅助电极450也可以仅是部分地重叠于共用配线340上，且辅助电极450具有两个块状部452与一颈缩部454。由此可知，本发明并不限定辅助电极的块状部与颈缩部的数量。

另外，如图5及图6所示，辅助电极550的颈缩部554也可设计为梳状。或者，如图7所示，辅助电极750的颈缩部754也可以呈连续弯折状。除此之外，如图8所示，辅助电极850还可以是由多个彼此分离的块状电极852所组成。如图9所示，辅助电极950也可以呈H型，且在此实施例中，共用配线940也是呈H型。

由上述可知，本发明在每一像素区域内的辅助电极面积可以与现有矩形辅助电极的面积相同，但其边长和大于现有矩形辅助电极的边长和，以使存储电容在不同像素区域内的面积差异量与栅极-漏极寄生电容在不同像素区域内的面积差异量有适当的比例关系，进而使各个像素区域内的馈通电压彼此相等。

当然，本发明并未将薄膜晶体管的漏极与栅极的图案限定于上述实施例的附图所示，本领域普通技术人员可以自行依据实际制程来决定漏极的图案。换言之，漏极的图案可以呈H型，或栅极的图案也可以呈H型。

下文将以图3A的薄膜晶体管阵列300为例，说明本发明的薄膜晶体管阵列如何达到上述优点。

请参照图3A，假设在两个不同像素区域312内，漏极326与辅助电极350侧蚀量的差值为d_sd，栅极322与共用配线340侧蚀量的差值为d_ge，且漏极326位于栅极324上方的边长和为L_sd，漏极326与栅极322重叠的边界处边长为L_ge，重叠区域B的边长和为L_s1，共用配线340与像素电极330的重叠区域的边长和为L_s2，则这两个像素区域312的栅极-漏极寄生电容C_gd的面积差值为L_sd×d_sd+L_ge×d_ge，而存储电容Cs1的面积差值为L_s1×d_sd，存储电容C_s2的面积差值为L_s2×d_ge。

由式(1)可知，各像素区域312内的馈通电压ΔVp正比于栅极-漏极寄生电容C_gd，而反比于(C_gd+C_st+C_LC)，因此此两个像素区域312的存储电容C_st的差值必须与栅极-漏极寄生电容C_gd的差值维持适当的比例关系，始能使各像素区域312的馈通电压ΔVp相同。且由上述可知，这两个像素区域312的栅极-漏极寄生电容彼此间的差值是正比于L_sd×d_sd+L_ge×d_ge，存储电容C_st的差值则是正比于L_s1×d_sd+L_s2×d_ge，而本发明即是将存储电极设计为特殊图案，来增加重叠区域B的边长和L_s1，以使存储电容C_st的差值与栅极-漏极寄生电容C_gd的差值有适当的比例关系。如此一来，薄膜晶体管阵列300在不同像素区域312内即具有相同的馈通电压ΔVp。

同样地，本发明也可在共用配线340的图案上做特殊设计，以增加其边长和L_s2。换言之，本发明借助增加边长和L_s1或边长和L_s2，甚至是同时增加边长和L_s1与边长和L_s2，来使此两个像素区域312的存储电容C_st的差值与栅极-漏极寄生电容C_gd的差值维持适当的比例关系。

综上所述，本发明可以在不改变辅助电极面积的前提下，利用特殊的图案设计来增加辅助电极与共用配线间的重叠区域的边长和，以使此重叠区域的面积即使因制程误差而在不同像素区域内有所差异，其差值恒与栅极与漏极间重叠区域的面积的差值具有一定的比例关系，进而使各像素区域内的馈通电压彼此相等。如此一来，使用本发明的薄膜晶体管阵列的液晶显示器即可具有良好的显示品质。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作些许更动与润饰，因此本发明的保护范围当视权利要求所界定的为准。

Claims (12)

1.一种薄膜晶体管阵列，包含：

一基板，具有多个像素区域；

多个薄膜晶体管，分别配置于各该像素区域内；

多个像素电极，分别配置于各该像素区域内而与薄膜晶体管电性连接；

多条共用配线，配置于该基板上，其中在各该像素区域内，像素电极是覆盖于共用配线上；以及

多个辅助电极，分别配置于各该像素区域内，并位于像素电极与共用配线之间，各该辅助电极与对应的该共用配线间具有一重叠区域，其中该重叠区域的面积为L×H，而该重叠区域的边长和大于2L×2H，且L、H均为正实数。

2.如权利要求1所述的薄膜晶体管阵列，其特征在于，该些辅助电极分别与对应的像素电极电性连接。

3.如权利要求2所述的薄膜晶体管阵列，其特征在于，还包括一绝缘层，配置于该些像素电极与该些辅助电极、该些源极及该些漏极之间。

4.如权利要求3所述的薄膜晶体管阵列，其特征在于，该绝缘层具有多个接触窗开口，而该些像素电极是分别填入该些接触窗开口而电性连接至该些辅助电极。

5.如权利要求1所述的薄膜晶体管阵列，其特征在于，各该辅助电极具有多个块状部与至少一颈缩部，且该颈缩部位于该些块状部之间。

6.如权利要求5所述的薄膜晶体管阵列，其特征在于，各该颈缩部呈梳状。

7.如权利要求5所述的薄膜晶体管阵列，其特征在于，各该颈缩部呈连续弯折状。

8.如权利要求1所述的薄膜晶体管阵列，其特征在于，各该辅助电极包括多个块状电极，且各该块状电极互不相连。

9.如权利要求1所述的薄膜晶体管阵列，其特征在于，在各该像素区域内，该共用配线呈H型。

10.如权利要求9所述的薄膜晶体管阵列，其特征在于，各该辅助电极呈H型。

11.如权利要求1所述的薄膜晶体管阵列，其特征在于，该薄膜晶体管的漏极呈H型。

12.如权利要求1所述的薄膜晶体管阵列，其特征在于，该薄膜晶体管的栅极呈H型。

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