CN101090268B - 一种利用gps定时脉冲调整晶振频率准确度的方法和系统 - Google Patents

Abstract

本发明涉及一种利用GPS定时脉冲调整晶振频率准确度的方法和系统，其主要包括GPS接收机、数字电压调整电路模块、D/A转换器和压控晶振。利用GPS接收机输出的定时脉冲信号，通过数字电压调整电路调整D/A转换器的输入值来控制晶振的压控电压以达到调整晶振准确度的目的，从而有效地节约了系统的成本，使无线通信系统能够高效稳定地运行。

Description

一种利用GPS定时脉冲调整晶振频率准确度的方法和系统

技术领域

本发明涉及一种调整晶振频率准确度的方法和系统，尤其涉及一种利用GPS定时脉冲调整晶振频率准确度的方法和系统。

背景技术

在无线通信系统中，基站的频率准确度越高，系统工作越稳定。基站频率准确度通常由基准晶振来保证，其准确度越高，则相应的晶振成本也会提高。而成本较低的晶振，往往其频率准确度也较低。为控制晶振成本，同时使其仍然能够达到较高的频率准确度，势必需要采用一种新的技术来满足低成本、高频率准确度要求。

因此，本发明提出了一种利用GPS定时脉冲调整晶振频率准确度的方法和系统。

发明内容

本发明的目的在于提供一种利用GPS定时脉冲调整晶振频率准确度的方法和系统，从而提高了晶振频率的准确度，同时控制了成本。

本发明所提出的一种利用GPS定时脉冲调整晶振频率准确度的方法，其特征在于，包括以下步骤：

(1)GPS接收机输出定时脉冲信号；

(2)压控晶振输出晶振时钟；

(3)把所述定时脉冲信号和晶振时钟在数字电压调整电路中进行处理并把所述数字电压调整电路的输出作为D/A的输入；

(4)把所述D/A的输出值作为所述压控晶振的输入。

优选地，在所述利用GPS定时脉冲调整晶振频率准确度的方法中，所述步骤(3)进一步包括以下步骤：

A.将所述数字电压调整电路接收到的所述晶振时钟先经锁相环电路倍频，并把倍频后的晶振时钟作为所述数字电压调整电路运行的工作时钟；

B.将所述数字电压调整电路接收到的所述定时脉冲信号通过毛刺滤除电路进行滤波和信号确定性检测电路进行检测；

C.由晶振脉冲计数控制信号产生电路形成晶振脉冲计数控制信号；

D.由晶振脉冲计数电路在所述晶振脉冲计数控制信号周期时间内对倍频后的晶振时钟计数并得到计数偏差值；

E.由晶振准确度调整电路根据所述计数偏差值调整所述D/A的输入值。

其中，所述晶振准确度调整电路根据所述计数偏差值调整所述D/A的输入值，具体包括以下步骤：

a.所述锁相环电路输出的倍频后的晶振时钟作为所述晶振调整电路的工作时钟；

b.将所述晶振脉冲计数电路得到的计数偏差值输出到计数偏差值锁存电路中锁存；

c.D/A输入值预设电路输出预设值；

d.根据所述计数偏差值锁存电路输出的计数偏差值和所述D/A输入值预设电路输出的预设值由调整步进获取电路得到晶振压控电压调整步长；

e.调整后D/A输入值计算电路根据计数偏差值、调整步进数据和当前预设的D/A输入值获得晶振频率调整所需要的D/A输入值；

f.D/A输入值选择电路对预设D/A输入值和晶振调整所需D/A输入值选择其一，作为D/A的输入值。

在所述数字电压调整电路中，对接收到的所述定时脉冲信号通过毛刺滤除电路进行滤波和信号确定性检测电路进行检测时，所述检测定时脉冲信号的方法采用加窗检测法，窗宽度为定时脉冲信号的周期±βus。

所述晶振脉冲计数电路在所述晶振脉冲计数控制信号周期时间内对倍频后的晶振时钟计数并得到计数偏差值，该计数偏差值为实际得到的计数值与理论计数值的差；并且，所述理论计数值α为：

α＝T×f×10⁶

其中，T为所述晶振脉冲计数控制信号的周期，f为倍频后的晶振时钟频率的理论值，单位为MHz。

调整后D/A输入值计算电路根据计数偏差值、调整步进数据和当前预设的D/A输入值获得晶振频率调整所需要的D/A输入值，并且使所述压控晶振输出准确度达到0ppm所需要的调整后的D/A输入值C_adjust的计算公式如下所示：

C_adjust＝C_current-Step/ppm×BIAS_current/γ

其中，C_current为当前预设的D/A输入值，BIAS_current为与C_current对应的计数偏差值，γ为倍频后晶振频率在晶振计数时间控制信号周期内变化1ppm所对应的偏差值，Step/ppm为所述压控晶振的压控电压调整步长。而且，所述压控晶振的压控电压调整步长Step/ppm由如下公式计算：

$\mathrm{Step}/\mathrm{ppm}=\frac{2^m-1}{|\mathrm{PPM}2-\mathrm{PPM}1|}$

其中，m为所述D/A转换器的位数，2^m-1为所述D/A的最大量程值，PPM1为所述D/A输入值为最小电压值时获得的计数偏差值，PPM2为所述D/A输入值为最大量程值时获得的计数偏差值。

所述当前预设的D/A输入值C_current为0或D/A的最大量程值或量程之内的任意值。

优选地，本发明中所述的数字电压调整电路为FPGA电路。

本发明还提出了一种利用GPS定时脉冲调整晶振频率准确度的系统，包括：GPS接收机、数字电压调整电路、D/A转换器和压控晶振；其中，所述GPS接收机输出定时脉冲信号和所述压控晶振输出晶振时钟到所述数字电压调整电路中，所述数字电压调整电路的输出端连接所述D/A转换器的输入端，所述D/A的输出端连接所述压控晶振的输入端。

优选地，在所述利用GPS定时脉冲调整晶振频率准确度的系统中，所述数字电压调整电路包括：锁相环电路、毛刺滤除电路、信号确定性检测电路、晶振脉冲计数控制信号产生电路、晶振脉冲计数电路和晶振准确度调整电路；其中，所述数字电压调整电路接收到的所述定时脉冲先经所述毛刺滤除电路进行滤波和所述信号确定性检测电路进行检测后输出给所述晶振脉冲计数控制信号产生电路并形成晶振脉冲计数控制信号，所述数字电压调整电路接收到的所述晶振时钟频率先经所述锁相环电路倍频并输出给所述数字电压调整电路的各功能模块作为工作时钟，然后所述晶振脉冲计数电路在所述晶振脉冲计数控制信号周期时间内对倍频后的晶振频率计数并得到计数偏差值，最后所述晶振准确度调整电路根据计数偏差值调整所述D/A的输入值。

其中，所述晶振准确度调整电路包括：计数偏差值锁存电路、周期中断信号产生电路、调整步进获取电路、D/A输入值预设电路、调整后D/A输入计算电路和D/A输入值选择电路；其中，所述晶振脉冲计数电路把得到的计数偏差值输出到所述计数偏差值锁存电路中进行锁存，根据所述计数偏差值锁存电路输出的计数偏差值和所述D/A输入值预设电路输出的预设值所述调整步进获取电路得到晶振压控电压调整步长，所述调整后D/A输入值计算电路根据计数偏差值、调整步进数据和当前预设的D/A输入值获得晶振频率调整所需要的D/A输入值，所述D/A输入值选择电路对预设D/A输入值和晶振调整所需D/A输入值进行选择，然后作为D/A的输入值。

所述信号确定性检测电路采用加窗检测法对定时脉冲信号进行检测，窗宽度为定时脉冲信号的周期±βus。而且，所述晶振脉冲计数电路获得的计数偏差值为实际得到的计数值与理论计数值的差；并且，所述理论计数值α为：

α＝T×f×10⁶

其中，T为所述晶振脉冲计数控制信号的周期，f为倍频后的晶振时钟频率的理论值，单位为MHz。

在所述利用GPS定时脉冲调整晶振频率准确度的系统的晶振准确度调整电路中，所述压控晶振输出准确度达到0ppm所需要的调整后的D/A输入值C_adjust的计算公式如下所示：

C_adjust＝C_current-Step/ppm×BIAS_current/γ

其中，C_current为当前预设的D/A输入值，BIAS_current为与C_current对应的计数偏差值，γ为倍频后晶振频率在晶振计数时间控制信号周期内变化1ppm所对应的偏差值，Step/ppm为所述压控晶振的压控电压调整步长。并且，所述压控晶振的压控电压调整步长Step/ppm由如下公式计算：

$\mathrm{Step}/\mathrm{ppm}=\frac{2^m-1}{|\mathrm{PPM}2-\mathrm{PPM}1|}$

其中，m为所述D/A转换器的位数，2^m-1为所述D/A的最大量程值，PPM1为所述D/A输入值为最小电压值时获得的计数偏差值，PPM2为所述D/A输入值为最大量程值时获得的计数偏差值；并且所述当前预设的D/A输入值C_current为特定的0或D/A的最大量程值或量程之内的任意值。

优选地，本发明中所述的数字电压调整电路为FPGA电路。

通过使用本发明所述的利用GPS定时脉冲调整晶振频率准确度的方法和系统，有效地节约了无线通信系统的成本，而且使无线通信系统能够高效、稳定的运行。

附图说明

下面结合附图对本发明的具体实施方式作进一步详细的描述，其中

图1是本发明的整体电路结构示意图；

图2是FPGA电路2的电路功能结构示意图；

图3是晶振准确度调整电路2-6的电路功能结构示意图。

具体实施方式

下面结合附图进一步详细说明本发明所提供的利用GPS定时脉冲调整晶振频率准确度的方法和系统，但本发明并不因此而受到任何限制。

图1是本发明的整体电路结构示意图。本发明所述的利用GpS定时脉冲调整晶振频率准确度的系统由GPS接收机1、数字电压调整电路2、D/A转换器3和压控晶振4组成，其中在本实施例中数字电压调整电路2采用FPGA电路即可编程逻辑电路来实现，下面的内容中均采用FPGA电路进行描述。GPS天线连接到GPS接收机1的输入端，GPS接收机1的信号输出端连接FPGA电路2的输入端，FPGA电路2的输出端连接D/A转换器3的输入端，D/A转换器3的输出端连接压控晶振4的输入端，压控晶振4的输出端连接FPGA电路2的输入端。

其中，压控晶振4为带压控端的低成本晶振。压控晶振4输出10MHz时钟到FPGA电路2中，(该晶振时钟值可选，本实施例中采用10MHz)此时钟在FPGA电路2中经过锁相倍频后作为系统工作时钟(该倍频数可选，在本实施例中，采用8倍频)，倍频的目的是可以有效地减少计数偏差。

GPS接收机1输出准确度＜25ns(此误差长期不积累)的秒脉冲信号到FPGA电路2中，FPGA电路2根据经过毛刺滤除、信号确定性检测之后的秒脉冲信号，对秒脉冲的信号上升沿进行周期计数，可获得周期为T(大于几百秒)的晶振脉冲计数控制信号，在本实施例中，T采用1024s，并且T周期宽度可选。在晶振脉冲计数控制信号周期时间内，若以锁相倍频时钟80MHz计数，则得到的理论计数值应为α＝T×80×10⁶，但由于晶振准确度的不同，实际得到的计数值往往高于或低于α。因此，当计数值高于理论计数值α时，说明晶振振荡频率过高，FPGA电路2根据计数偏差值进行晶振准确度调整，得到使晶振输出准确度达到0ppm所需要的D/A转换器3的输入值，再经D/A转换器3转换成模拟信号以控制压控晶振4的压控端从而使晶振频率降低；当计数值低于理论计数值α时，说明晶振振荡频率过低，FPGA电路2根据计数偏差值进行晶振准确度调整，得到使晶振输出准确度达到0ppm所需要的D/A转换器3的输入值，再经D/A转换器3转换成模拟信号以控制压控晶振4的压控端从而使晶振频率升高。通过不断地调整，可达到调整晶振频率准确度的目的，从而使晶振长期频率的准确度＜10^-7。此技术方法简单，不仅有效的节约了成本，而且使无线通信系统能够高效、稳定的运行。

图2是FPGA电路2的电路功能结构示意图。所述FPGA电路2由锁相环电路2-1、毛刺滤除电路2-2、信号确定性检测电路2-3、晶振脉冲计数控制信号产生电路2-4、晶振脉冲计数电路2-5和晶振准确度调整电路2-6组成。其中，锁相环电路2-1的输入端连接压控晶振4的输出端，锁相环电路2-1的输出端分别连接毛刺滤除电路2-2、信号确定性检测电路2-3、晶振脉冲计数控制信号产生电路2-4、晶振脉冲计数电路2-5和晶振准确度调整电路2-6的输入端，GPS接收机1的输出端连接毛刺滤除电路2-2的输入端，毛刺滤除电路2-2的输出端连接信号确定性检测电路2-3的输入端，信号确定性检测电路2-3的输出端连接晶振脉冲计数控制信号产生电路2-4的输入端，晶振脉冲计数控制信号产生电路2-4的输出端连接晶振脉冲计数电路2-5的输入端，晶振脉冲计数电路2-5的数据输出端连接晶振准确度调整电路2-6的输入端，晶振准确度调整电路2-6的数据及控制信号输出端连接D/A转换器3的数据及控制信号输入端。

在FPGA电路2中，锁相环电路2-1将压控晶振4所输出的晶振频率进行倍频后作为整个FPGA电路2运行的系统全局工作时钟，应用于各个功能模块，即毛刺滤除电路2-2、信号确定性检测电路2-3、晶振脉冲计数控制信号产生电路2-4、晶振脉冲计数电路2-5和晶振准确度调整电路2-6。而且采用倍频后时钟，可以有效的减小晶振脉冲计数电路2-5的计数偏差。比如在本实施例中，晶振频率为10MHz，倍频后时钟为80MHz，则计数偏差可以减小1/8，晶振频率和倍频数为可选的。

毛刺滤除电路2-2对GPS接收机1输出的秒脉冲信号进行滤波，滤除信号中的毛刺，然后将秒脉冲信号输出给信号确定性检测电路2-3。由于系统刚上电后，GPS接收机1输出的信号可能不是工作需要的定时脉冲信号，而是随机信号，故需要进行信号确定性检测，所用方法为加窗检测法，窗宽度为定时脉冲周期±βus，其中，β值可选，在本实施例中β值采用1.25。若不是工作需要的定时脉冲信号，则整个系统停止工作，反之则系统正常运行。

晶振脉冲计数控制信号产生电路2-4用于提供晶振脉冲计数电路2-5的晶振脉冲计数控制信号。GPS接收机输出的工作需要的定时脉冲信号为秒脉冲信号，晶振脉冲计数控制信号产生电路2-4提供的晶振脉冲计数控制信号为秒脉冲信号计数产生的周期为T的信号，本实施例中T为1024s，并且周期T可选。GPS接收机输出的定时脉冲信号经过毛刺滤除电路2-2和信号确定性检测电路2-3处理后，在晶振脉冲计数控制信号产生电路2-4中进行秒脉冲周期计数，产生周期为1024s的晶振脉冲计数控制信号。

晶振脉冲计数电路2-5计算晶振计数时间控制信号周期内实际80MHz的脉冲个数与理论个数的偏差值。根据偏差值可判断目前的晶振频率是高于标称值频率还是低于标称值频率，为晶振准确度调整电路2-6提供计数偏差值数据。

晶振准确度调整电路2-6根据晶振脉冲计数电路2-5提供的计数偏差值，通过调整D/A转换器3的输入值来控制晶振压控电压。设D/A输入为C_current，对应的FPGA计数偏差值为BIAS_current，晶振压控电压调整步长为Step/ppm，则为使晶振输出准确度达到0ppm所需要的D/A输入C_adjust由如下公式计算：

C_adjust＝C_current-Step/ppm×BIAS_current/γ

其中γ为80MHz时钟在晶振计数时间控制信号周期内变化1PPM所对应的偏差值。

确定晶振压控电压调整步进的方法为：

首先由FPGA配置D/A的输入值为0(最小电压值)，然后等待一个完整晶振脉冲计数周期后，获取晶振在压控电压最小时的FPGA计数偏差值PPM1，根据D/A的位数m确定其最大量程值为2^m-1，故可再由FPGA配置D/A的输入值为最大量程值，等待一个完整晶振脉冲计数周期得到晶振压控电压最大时的偏差值PPM2，根据公式

即可求出调整步进Step/ppm。

图3是晶振准确度调整电路2-6的电路功能结构示意图。所述晶振准确度调整电路2-6由计数偏差值锁存电路2-6-1、周期中断信号产生电路2-6-2、调整步进获取电路2-6-3、D/A输入值预设电路2-6-4、调整后D/A输入计算电路2-6-5和D/A输入值选择电路2-6-6组成。

其中，锁相环电路2-1的输出端分别连接计数偏差值锁存电路2-6-1、周期中断信号产生电路2-6-2、调整步进获取电路2-6-3、D/A输入值预设电路2-6-4、调整后D/A输入计算电路2-6-5和D/A输入值选择电路2-6-6的输入端以提供各功能模块的工作时钟。

晶振脉冲计数电路2-5的数据输出端连接计数偏差值锁存电路2-6-1的数据输入端以锁存偏差值数据。

周期中断信号产生电路2-6-2连接计数偏差值锁存电路2-6-1的信号输入端，周期中断信号产生电路2-6-2用于产生晶振脉冲计数周期中断信号，此信号为计数偏差值锁存电路2-6-1提供中断锁存信号，而且通过对中断信号的计数控制，可以确定所配置的D/A输入值为预设值(0～最大量程)还是晶振频率调整后的D/A输入值C_adjust，比如，发送第一个中断信号时，配置D/A输入值为预设值0，发送第二个中断信号时，配置D/A输入值为预设值最大量程值，发送第三个中断信号时，配置D/A输入值为晶振频率调整后的D/A输入值。

计数偏差值锁存电路2-6-1的数据输出端分别连接调整步进获取电路2-6-3和调整后D/A输入计算电路2-6-5的数据输入端以提供计数偏差值。

调整步进获取电路2-6-3的数据输出端连接调整后D/A输入计算电路2-6-5的数据输入端，调整步进获取电路2-6-3根据计数偏差值和特定的两次D/A输入预设值(该输入预设值可为0或最大量程值或D/A量程之内的任意值)得到晶振压控电压调整步长，然后输出给调整后D/A输入计算电路2-6-5。

晶振脉冲计数控制信号产生电路2-4的信号输出端连接周期中断信号产生电路2-6-2的输入端，周期中断信号产生电路2-6-2根据输入的晶振脉冲计数控制信号的下降沿触发产生高电平有效的周期中断信号，中断信号的高电平宽度为300ns，周期为1024s。

D/A输入值预设电路2-6-4的数据输出端分别连接调整步进获取电路2-6-3、调整后D/A输入计算电路2-6-5和D/A输入值选择电路2-6-6的数据输入端，D/A输入值预设电路2-6-4用于在未计算出晶振频率调整所需的D/A输入值前预设D/A输入值，此D/A输入值可以为特定的0或最大量程值，也可为量程之内的任意值，然后把预设值分别输出给与之相连的功能模块即调整步进获取电路2-6-3、调整后D/A输入计算电路2-6-5和D/A输入值选择电路2-6-6。

调整后D/A输入计算电路2-6-5的数据输出端连接D/A输入值选择电路2-6-6的另一数据输入端，调整后D/A输入计算电路2-6-5用于根据计数偏差值数据、调整步进数据以及当前所预设D/A输入值获得晶振频率调整所需的D/A输入值。

周期中断信号产生电路2-6-2连接D/A输入值选择电路2-6-6的信号输入端，根据周期中断信号确定D/A输入值选择电路的输出值为预设D/A输入值还是晶振频率调整所需的D/A输入值。

D/A输入值选择电路2-6-6的数据输出端连接D/A转换器3，D/A输入值选择电路2-6-6用于对预设D/A输入值数据和晶振频率调整所需的D/A输入值数据进行二选一，选其中之一作为D/A的输入值。

Claims (14)

1.一种利用GPS定时脉冲调整晶振频率准确度的方法，其特征在于，包括以下步骤：

(1)GPS接收机输出定时脉冲信号；

(2)压控晶振输出晶振时钟；

(3)把所述定时脉冲信号和晶振时钟在数字电压调整电路中进行处理并把所述数字电压调整电路的输出作为D/A的输入；

(4)把所述D/A的输出值作为所述压控晶振的输入；

其中，所述步骤(3)进一步包括以下步骤：

A.将所述数字电压调整电路接收到的所述晶振时钟先经锁相环电路倍频，并把倍频后的晶振时钟作为所述数字电压调整电路运行的工作时钟；

B.将所述数字电压调整电路接收到的所述定时脉冲信号通过毛刺滤除电路进行滤波和信号确定性检测电路进行检测；

C.由晶振脉冲计数控制信号产生电路形成晶振脉冲计数控制信号；

D.由晶振脉冲计数电路在所述晶振脉冲计数控制信号周期时间内对倍频后的晶振时钟计数并得到计数偏差值；

E.由晶振准确度调整电路根据所述计数偏差值调整所述D/A的输入值。

2.根据权利要求1所述的方法，其特征在于，所述步骤E进一步包括以下步骤：

a.把所述锁相环电路输出的倍频后的晶振时钟作为所述晶振调整电路的工作时钟；

b.把所述晶振脉冲计数电路得到的计数偏差值输出到计数偏差值锁存电路中锁存；

c.D/A输入值预设电路输出预设值；

d.根据所述计数偏差值锁存电路输出的计数偏差值和所述D/A输入值预设电路输出的预设值由调整步进获取电路得到晶振压控电压调整步长；

e.调整后D/A输入值计算电路根据计数偏差值、调整步进数据和当前预设的D/A输入值获得晶振频率调整所需要的D/A输入值；

f.D/A输入值选择电路对预设D/A输入值和晶振调整所需D/A输入值选择其一，作为D/A的输入值。

3.根据权利要求1所述的方法，其特征在于，所述检测定时脉冲信号的方法为加窗检测法，窗宽度为定时脉冲信号的周期±βus。

4.根据权利要求1所述的方法，其特征在于，所述计数偏差值为实际得到的计数值与理论计数值的差，所述理论计数值α为：

α＝T×f×10⁶

其中，T为所述晶振脉冲计数控制信号的周期，f为倍频后的晶振时钟频率的理论值，单位为MHz。

5.根据权利要求2所述的方法，其特征在于，使所述压控晶振输出准确度达到0ppm所需要的调整后的D/A输入值C_adjust的计算公式如下所示：

C_adjust＝C_current-Step/ppm×BIAS_current/γ

其中，C_current为当前预设的D/A输入值，BIAS_current为与C_current对应的计数偏差值，γ为倍频后晶振频率在晶振计数时间控制信号周期内变化1ppm所对应的偏差值，Step/ppm为所述压控晶振的压控电压调整步长，所述压控晶振的压控电压调整步长Step/ppm由如下公式计算：

$\mathrm{Step}/\mathrm{ppm}=\frac{2^m-1}{|\mathrm{PPM}2-\mathrm{PPM}1|}$

其中，m为所述D/A转换器的位数，2^m-1为所述D/A的最大量程值，PPM1为所述D/A输入值为最小电压值时获得的计数偏差值，PPM2为所述D/A输入值为最大量程值时获得的计数偏差值。

6.根据权利要求5所述的方法，其特征在于，所述当前预设的D/A输入值C_current为0或D/A的最大量程值或量程之内的任意值。

7.根据权利要求1所述的方法，其特征在于，所述数字电压调整电路为FPGA电路。

8.一种利用GPS定时脉冲调整晶振频率准确度的系统，其特征在于，包括：

GPS接收机、数字电压调整电路、D/A转换器和压控晶振；其中，所述GPS接收机输出定时脉冲信号和所述压控晶振输出晶振时钟到所述数字电压调整电路中，所述数字电压调整电路的输出端连接所述D/A转换器的输入端，所述D/A的输出端连接所述压控晶振的输入端；其中，所述数字电压调整电路包括：

锁相环电路、毛刺滤除电路、信号确定性检测电路、晶振脉冲计数控制信号产生电路、晶振脉冲计数电路和晶振准确度调整电路；其中，所述数字电压调整电路接收到的所述定时脉冲先经所述毛刺滤除电路进行滤波和所述信号确定性检测电路进行检测后输出给所述晶振脉冲计数控制信号产生电路并形成晶振脉冲计数控制信号，所述数字电压调整电路接收到的所述晶振时钟频率先经所述锁相环电路倍频并输出给所述数字电压调整电路的各功能模块作为工作时钟，然后所述晶振脉冲计数电路在所述晶振脉冲计数控制信号周期时间内对倍频后的晶振频率计数并得到计数偏差值，最后所述晶振准确度调整电路根据计数偏差值调整所述D/A的输入值。

9.根据权利要求8所述的系统，其特征在于，所述晶振准确度调整电路包括：

计数偏差值锁存电路、周期中断信号产生电路、调整步进获取电路、D/A输入值预设电路、调整后D/A输入计算电路和D/A输入值选择电路；其中，所述晶振脉冲计数电路把得到的计数偏差值输出到所述计数偏差值锁存电路中进行锁存，根据所述计数偏差值锁存电路输出的计数偏差值和所述D/A输入值预设电路输出的预设值，所述调整步进获取电路得到晶振压控电压调整步长，所述调整后D/A输入值计算电路根据计数偏差值、调整步进数据和当前预设的D/A输入值获得晶振频率调整所需要的D/A输入值，所述D/A输入值选择电路对预设D/A输入值和晶振调整所需D/A输入值进行选择，然后作为D/A的输入值。

10.根据权利要求8所述的系统，其特征在于，所述信号确定性检测电路采用加窗检测法对定时脉冲信号进行检测，窗宽度为定时脉冲信号的周期±βus。

11.根据权利要求8所述的系统，其特征在于，所述晶振脉冲计数电路获得的计数偏差值为实际得到的计数值与理论计数值的差。所述理论计数值α为：

α＝T×f×10⁶

其中，T为所述晶振脉冲计数控制信号的周期，f为倍频后的晶振时钟频率的理论值，单位为MHz。

12.根据权利要求9所述的系统，其特征在于，所述压控晶振输出准确度达到0ppm所需要的调整后的D/A输入值C_adjust的计算公式如下所示：

C_adjust＝C_current-Step/ppm×BIAS_current/γ

其中，C_current为当前预设的D/A输入值，BIAS_current为与C_current对应的计数偏差值，γ为倍频后晶振频率在晶振计数时间控制信号周期内变化1ppm所对应的偏差值，Step/ppm为所述压控晶振的压控电压调整步长，所述压控晶振的压控电压调整步长Step/ppm由如下公式计算：

$\mathrm{Step}/\mathrm{ppm}=\frac{2^m-1}{|\mathrm{PPM}2-\mathrm{PPM}1|}$

其中，m为所述D/A转换器的位数，2^m-1为所述D/A的最大量程值，PPM1为所述D/A输入值为最小电压值时获得的计数偏差值，PPM2为所述D/A输入值为最大量程值时获得的计数偏差值。

13.根据权利要求12所述的系统，其特征在于，所述当前预设的D/A输入值C_current为0或D/A的最大量程值或量程之内的任意值。

14.根据权利要求8所述的系统，其特征在于，所述数字电压调整电路为FPGA电路。

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