CN101069351A - 具有逻辑电路的电子器件和设计逻辑电路的方法 - Google Patents

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CN101069351A CNA2005800412937A CN200580041293A CN101069351A CN 101069351 A CN101069351 A CN 101069351A CN A2005800412937 A CNA2005800412937 A CN A2005800412937A CN 200580041293 A CN200580041293 A CN 200580041293A CN 101069351 A CN101069351 A CN 101069351A
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Abstract

提供了带有逻辑电路(LC)电子器件。逻辑电路(LC)包括至少一个电子单元(EU)，具体地包括一个逻辑门，其带有第一电子元件(ECI)的，用来执行逻辑操作；以及至少一个第二电子元件(EC2)，用于改善逻辑电路(LC)的软错误敏感性。第一和第二电子元件(EC1、EC2)用实质上相同的逻辑功能实现。第二电子元件(EC2)是冗余的。另外，分别将第一和第二电子元件(EC1、EC2)的输入连接以及将第一和第二电子元件(EC1、EC2)的输出连接。

Description

具有逻辑电路的电子器件和设计逻辑电路的方法
本发明涉及具有逻辑电路的电子器件和设计逻辑器件的方法。
针对软错误的集成电路(ICs)防护正日益变成关于现有技术水平的亚微米IC技术的可靠性的重要问题。当中子或α粒子撞击半导体器件时，创造出电子空穴对形式的电荷。撞击位置附近的pn结收集部分沉积电荷，这导致瞬态电流脉冲。如果被撞击的结是处于关状态的晶体管的漏极，电流脉冲干扰连接到该漏极的电路结点的电压电平。如果电路是存储器单元，例如SRAM单元、闩锁、或触发器，干扰可能导致电路状态的改变(比特翻转)。由中子或α粒子撞击导致的该比特翻转被称作单事件干扰(SEU)或软错误。存储在单元中的原始数据丢失，但是器件没有被永久破坏。IC的软错误防护是很重要的，因为软错误改变发生软错误的系统的状态。
另外，组合逻辑对总体软件错误率的贡献越来越大。如果被撞击电路结点是逻辑门，干扰结点电压能导致经组合电路传输的电压(或电流)脉冲。将这样的脉冲称作单事件瞬变现象(SET)。最后，SET可以导致在系统存储器中存储错误的数据比特。同时，这样的错误数据比特被称作软错误。
改善软错误的一个方法是使用所谓的辐射加固(存储器)单元，例如加固SRAM单元或触发器。可以通过在IC工艺中应用特殊选项来实现辐射加固，但是这是很昂贵的并且不是总可用的。或者，可以修改存储器单元的电路设计，例如通过加入额外的电阻或电容元件。然而，这导致在面积、定时和/或能量消散方面的费用。
在Mohanram和Touba的“Cost-Effective Approach for ReducingSoft Error Failure Rate in Logic Circuits”中(ITC2003，893-901页，9月30日-10月2日，Charlotte，NC，USA)，描述了用来减小逻辑电路中软错误故障影响的方法。这里，仅针对电路中的那些结点，所述结点具有最高的软错误易受影响性。为了检测任何错误的发生，用并发错误检测CED监控电路的输出。一旦检测到错误，系统能够修补这个故障。然而，CED将导致在能量消散、面积和定时方面非常高的费用。该方法选择逻辑电路中对软错误故障的发生非常敏感的结点。闩锁住单事件瞬变现象SET的可能性取决于实现的逻辑功能和输入数据的分布。另外，结点电容和驱动结点的门电路的尺寸影响结点的敏感性。另外，电路结点和存储器单元之间的逻辑深度也是结点电压的干扰导致存储器单元的软错误的可能性的指标。
通常，并发错误检测CED使用错误检测码，例如奇偶、复制和对比等等。使用检验器来监控输出以判定错误的发生。经常选择并复制逻辑电路的主要输入附近的一连串结点。如果发生单事件瞬变现象并且沿逻辑传输，将通过并发错误检测CED检测到这样的瞬变现象SET。从而，在选择那些对软错误非常敏感的结点之后，将这些结点复制以检测软错误的发生。
然而，逻辑电路中的一些结点的复制可能导致针对能量消散、面积(30-200％)和定时的费用，这对主流应用是不可接受的。另外，为支持并发错误检测加入的额外电路也可能经受软错误并且可能进一步恶化定时性能。
本发明的目的是提供一种电子器件，该器件在无昂贵的额外费用(例如并发错误检测(和修正)电路)的同时更不易受软错误影响。
根据权利要求1的电路和根据权利要求7的设计逻辑电路的方法达到了该目的。
因此，提供具有逻辑电路的电子器件。逻辑电路包括至少一个电子单元，具体而言是一个逻辑门，其带有第一电子元件的，用来执行逻辑操作；以及至少一个第二电子元件，用于改善逻辑电路的软错误敏感性。第一和第二电子元件用基本上相同的逻辑功能实现。第二电子元件是冗余的。另外，将第一和第二电子元件的输入以及第一和第二电子元件的输出分别连接。
因此，不需要额外的逻辑门来结合用于错误校正和检测的额外冗余电子元件或者从逻辑上合并功能部分。另外，额外的电子元件不需要是辐射加固电子元件，相反，另外电子元件能从标准单元库中选择。因为不需要用于错误校正编码的额外电路，必要面积费用将会很小，同时它对定时的影响也很小。
根据本发明的另一方面，第一和第二电子元件至少部分物理分离。因此，同时干扰第一电子元件中的电路和第二电子元件中的电路结点的可能性极大减少，而不减小电子元件总体驱动强度。
根据本发明的另一方面，第一和第二电子元件至少是逻辑门、晶体管栅极和晶体管之一。因此，可以在逻辑门的基础和/或晶体管的基础上执行电子元件的复制。
本发明也涉及设计逻辑电路的方法。提供多个电路单元，每个都包括用于执行逻辑操作的第一电子元件。提供在多个电路单元的至少一个中的至少一个第二电子元件，用于改善所述逻辑电路的软错误敏感性。选择第二电子元件使第一和第二电子单元实质上实现相同的逻辑功能，并且第二电子元件是冗余的。第一和第二电子元件的输出和输入分别相互连接。
本发明基于如下概念：通过加入额外(可选地物理分离的)冗余的电子元件(如共享相同输入和输出的门电路，即并联排列)，可以改善电子器件的软错误敏感性。这通常违反设计规则，因为分离门电路的输出是直接连接的。然而，因为电子元件的输出将使输出变成相同值，因为这些电子元件是逻辑等效的，所以没有真正违反设计规则。另外冗余电子元件的供应可以用到单元的内部电路或可以用到逻辑电路内逻辑树的部分。在相同驱动值由两个元件实现而不是单个(更大的)元件实现的情况下，因为同一时刻仅影响两个元件之一，所以SET被减小。
本发明这些及其它方面是将通过下文中描述的具体实施例的说明而变得明显。
图1示出电子单元的电路图，
图2a示出图1的双晶体管的电路图，
图2b示出根据第一具体实施例的图2a中的双晶体管的设计图，
图2c示出根据第二具体实施例的图2a中的双晶体管的设计图，
图3示出第三具体实施例的电路图，并且
图4示出第四具体实施例的电路图。
图1示出电路单元的电路图，具体为与非门，与非门是IC设计中常用的逻辑门。总共示出四个晶体管T1-T4。将第一和第二P-型晶体管T1、T2并联排列，它们的漏极连接到电源电压Vdd并且它们的源极连接到输出端OUT。将第三和第四晶体管T3、T4串联连接在输出端和地之间。具体的，将第三晶体管T3(N-型晶体管)的漏极连接到输出端OUT并且其源极连接到第四晶体管T4的漏极(也是N-型晶体管)。第一晶体管T1和第二晶体管T2对于单事件瞬变现象SET的发生不很关键，因为将这两个晶体管并联连接，产生针对软错误的敏感性的补偿效应。另外，P-型晶体管比N-型晶体管对单事件晶体管SET更不敏感。这是因为N-型晶体管中，SET是由漏极的电子收集导致的，而P-型晶体管中，SET对应空穴的收集。因为电子比空穴更易移动，N-型晶体管的单事件瞬变现象SET通常比P-型晶体管的单事件瞬变现象SET具有更高的幅度和大脉冲宽度。
第三晶体管T3的漏极(N-型晶体管)是图1的电路图中最关键的部分，因为它是N-型晶体管。另外，其直接连接到输出，这意味着T3的漏极中产生的SET直接影响输出。
第四晶体管T4(N-型晶体管)实质上存在和第三晶体管T3相同的问题。然而，第四晶体管T4串联连接到第三晶体管T3。因此，如果晶体管T3是导通的，T4的漏极中产生的SET仅影响输出OUT。另外，如果T3导通，T3的电阻将在T4的漏极中产生的SET到达输出OUT之前将其减小。
图2a示出双晶体管(如图1所示)的电路图。这里，将第三晶体管T3复制而将输入和输出分别绑定或连接在一起。为了减少对单事件瞬变现象SET的敏感性，并且因此减小电路对系统软错误率(SER)的贡献，执行第三晶体管T3的复制。
图2b示出根据第一具体实施例的根据图2a的双晶体管TA、TB的设计图。这里，栅极G被分开，以降低它们对SET的敏感性。这里，漏极面积D仍然被连接，图2b的设计图针对最小漏极面积是有利的，导致减少费用和芯片上的最小面积。然而，如果门电路设计得过小或聚集在一起，粒子撞击可能影响两个门电路，并且分别在安排在门电路之下的两个沟道引起电流。
图2c示出根据第二具体实施例的根据图2a的双晶体管TA、TB的设计图。这里，与图2b的设计图相比，漏极空间D是分离的。这特别有利，因为如果晶体管的物理分离是充分的，离子化粒子的碰撞通常不会在两个晶体管中引起同时的SET。如果晶体管的尺寸被减小，这个影响变得更重要。然而，晶体管TA、TB的复制将导致更大的面积，导致增加费用。
虽然根据图2c将晶体管TA、TB复制，根据图2b漏极大小具有同样的面积。尽管处于OFF状态的晶体管是敏感的，敏感性保持相同。这样，更好的是使漏极大小仅是这个大小的一半，并且部分复制的晶体管的驱动强度与原始单个晶体管相同。
图3示出本发明第三具体实施例的电路图。这里，已复制与非门并且，一方面，将输出A和B连接到一起，以及，另一方面，将两个单独与非门的输出连接到一起。换句话说，将两个与非门并联排列。提供第二与非门将降低整个电路单元的软错误敏感性，因为任何发生在第一与非门的SET不会影响第二与非门的性能。因此，在一个与非门中产生的SET将由其它与非门的操作补偿。
图4示出根据第四具体实施例的电路图。对比根据图3的第二具体实施例，这里没有将第一与非门完全复制，而是使用相同逻辑的功能复制，在这个具体例中，通过或非门及在其输出的反相器复制。因此，门的复制不必一定是相同的复制，而是，只要第一与非门和等效复制电路的延迟相匹配，其它等效电路也是可能的。根据图4的电路结构，通过提供并联于与非门的或非门和反相器，将使来自与非门内的SET的传输大大减弱。另外，电路单元的输入A和B处的任何数据干扰将在电路单元的输出被抑止，如果这两者不具有严格相同的传输延迟。
根据本发明的第一到第四具体实施例，通过插入额外的冗余和物理分离的电子元件而增加最敏感电子元件的驱动强度，减小了对辐射导致的软错误的敏感性。插入的额外电子元件可以是额外的门或额外的晶体管。输入和输出端相互连接到一起，使冗余额外电子元件并联排列，这改善了抑止电路脉冲的能力。如果两个元件而不是单个(更大的)元件实现相同的驱动强度，因为同一时刻这两个元件中仅有一个受到影响，所以SET减小。如果两个与非门(最小大小的)驱动触发器的输入，由于两个与非门的结合驱动能力，在与非门之一输出处引起的电流脉冲将减小幅度。在这样的结构中，如果两个电子元件间的物理隔离是充分大的，两个电子元件中存在同时SET的可能性是非常小的。
优选的，将第二与非门和第一与非门并联排列，即，输入是共享的，以及第一和第二与非门的输出是连接在一起的。
优选的，第二与非门是冗余的，并且与第一与非门具有实质相同的大小并具有相同的特性。因此，为最敏感的结点即输出，提供额外驱动强度，从而将离子化粒子撞击导致的SET减弱。另外，更大的输出电容也稳定电子单元的输出。
上述不仅适用于逻辑门，也用于任何单元或电子电路的内部，其中额外的门、闩锁、触发器等等可以并联排列，以减小逻辑电路的软错误率敏感性。
此外，电路中的部分逻辑树可以加倍，从而冗余元件并联排列。这里，额外冗余单元不必一定和原始单元(其将由第二额外冗余单元保护)完全相同。只要第二冗余单元的逻辑功能和原始单元是相同的，它们的实施可以和第一单元不同。另外，两个单元的延迟应该充分匹配，以保证电路的正确工作。这种结构对降低短时脉冲波形干扰传播特别有利。例如，与非门的输入为“A＝1，B＝1”的情况下，输入处的短时脉冲波形干扰(1→0)将通过门传播。然而，如图4所示的带有反相器的或非门将基本实现相同的逻辑功能，但是当输入组合是“A＝1，B＝1”时，其将不传播单个输入的下降短时脉冲波形干扰。
应该特别注意的是，两个输出的实际连接违背标准IC设计软件的典型设计规则，其将由版图和电路比较(LVS)检查来检测。然而，根据本发明，虽然有意违背具体设计规则，但这样是有利的。因为第一和第二单元的输出将总是同方向驱动，并且冲突(象短时脉冲波形干扰)仅是暂时特性，所以不会有具体的电子问题。
应该注意的是，选择性增加逻辑门晶体管的驱动强度是非常有效的：例如增加图1与非门中p-型晶体管T1和T2的驱动强度，将大大减小对n-型晶体管T3和T4的软错误率的贡献。对于该选择性驱动强度提高，优选用图2B的晶体管实施，因为这样利用最小(选择性的)漏极面积获得最大驱动强度。
注意当将图2B的方案用于图1的T1和T2时，右侧的源极可以由T1和T2共享，但是两个晶体管的漏极相对很小并且物理分离。该局部复制将是减小(峰值)单元软错误敏感性的非常有效的方式。
根据本发明的第五具体实施例，该实施例可以基于第一到第四具体实施例的任何一个，提供用来自动识别RTL级电路描述中的那些单元的算法，所述单元对引起的单事件瞬变现象(SET)是很关键的。通过插入并联于已识别单元的冗余单元修正那些被认为很关键的单元，以减小电路的软错误敏感性。
这里，将每一单元的SE敏感性标准(标准依靠单元的布图以及技术)用于选择关键单元。计算来自任何这些单元的SET传播到电路的输出的可能性。在输出处对软错误率(SER)贡献最大的单元是SER关键单元。然后，这些单元由加固单元、更大单元或复制单元自动代替(根据前面具体实施例所描述的多个相同单元例子，共享物理上相同输入和输出)。执行用保护单元替代单元，直到满足特定的故障率(错误可能性)。
因为仅保护最关键节点，并且对于某个特定故障率，不保护比所需更多的结点，所以这以非常节约费用的方式产生了电路降低的SER敏感性。优选的，仅修改对系统级SER有最大贡献的那些门，并且一旦满足了系统的(SE)故障率，则停止修改(加入冗余门)。单个门的贡献取决于逻辑功能的结构和拓扑(实现)。
对于设计者而言，检查整个设计、分析每个门的贡献、以及在必要位置上实现适当修改是烦杂的工作。期望有让设计者实现这些的工具(算法)。
使用电路分析的结构化方式。通过全部输入值分析获得最准确的结果，即将所有可能的输入矢量施加到逻辑电路(考虑到它们发生的可能性)，并且分析到输出逻辑路径上的所有结点，并且计算它们对输出软错误率(SER)的贡献。优选的，输入数据从输入传输到输出，之后从输出到输入反向进行SE分析，或者，作为替代，当执行网格分析时，正向执行某些结点的软错误敏感性值。通常，离输出越远，由于电屏蔽影响(每个门或多或少作为低通滤波器，其减小小瞬时现象到达输出的可能性)，对输出软错误率的贡献越低。仅需要观察被逻辑使能的路径。例如，在AND门输入处的正短时脉冲波形干扰(突然的“1”)(另一个输入是“0”)由于将不会对输入结合的输出SER做出贡献。本发明的优势是，以这种方式可以处理拓扑结构(重收敛路径)。另一个优势是，不必同时分析整个电路，而是算法可以在子电路上分别执行。这减小复杂度并加快运行时间。可以通过应用试探法而不是全部网格分析，和/或通过减小输入矢量(通过选择统计上更相关矢量或选择有代表性的矢量)来进一步减少算法的运行时间(以轻微减小准确度为代价)。
例如，对于每个使能逻辑路径和每个该路径上的节点，使用缩小的模型可以计算在那个结点上产生SET的可能性以及特定SET传播到输出的可能性。
该方法可以实现为软件工具，所述软件工具在RTL级网格(逻辑模块)上，和/或当更多关于门的驱动强度的信息可用时，在门级别网格(有或没有路由信息)上执行这一分析。
这可以应用到软错误被认为是问题的数字IC设计中所有组合逻辑电路上。这将首先用于汽车和医疗应用、用于计算机服务器的IC、以及同时用于更大的数字系统。随着技术上的进步，因为更新的技术本质上对软错误更敏感，软错误对于更小的设计也将更重要。
上述具体实施例的主要优势是，仅需要较少额外逻辑，即仅需有限个额外逻辑门，来减少电子器件的软错误率，因为只保护最敏感门或结点。这里，最后的逻辑级别最重要，因为这些逻辑级别通常最接近触发器输入，由离子化粒子撞击引起的任何SET可以通过电子单元立即传播。另外，更早地安排在逻辑电路的逻辑树中的电子单元具有更高的逻辑屏蔽的可能，即撞击结处于非逻辑使能的路径上的可能性更高。与上面描述的并发错误检测方法不同，不需要额外的逻辑电路来结合并发错误检测单元和保护单元的输出。另外，对于错误修正和检测不需要额外的电路，并且不需要电路来逻辑合并两个功能路径。在该电路中这特别有利，因为该电路对于单事件锁定也是敏感的。
另一个优势是，可以使用常规标准单元库的标准门，而不是专用辐射加固电子单元。
上面描述的本发明的原理也可以使用在触发器或其它单元或电子单元的任何内部。如上所述软错误率的减少不能通过解码/修正电路获得，因为这样的电路本身对离子化粒子的撞击也是敏感的。采用上面描述的结构，仅用很小面积，即便这样的电路也可以被保护。
另外，通过物理分离电子元件的电子单元例如门，即通过对电子单元进行扰频，同时SET的可能性将大大减小。因为撞击可能引起多于一个离子化粒子或因为多个结收集沉积电荷，所以入射粒子，特别是中子，能够引起多于一个的SET。通过物理分离电子元件，原来和冗余元件都同时经受SET的可能性可以减小到几乎为零。如果在一个电子元件引起SET，另一个电子元件可以稳定输出节点。用这种方式，和使用相同驱动强度的一个更大门对比，使用冗余逻辑门(只要它们是扰频的)带来改善的软错误敏感性。上述本发明的原理对于使用更小尺寸的更新技术可能变得更重要，因为和一次撞击产生的电子空穴对的面积相比，特征尺寸变小。在更大晶体管的情况下，由于晶体管相对大的收集效率，引起的SET可以具有高幅度和大脉冲宽度。然而，因为电子收集效率随着降低漏极截面积而减小，所以小晶体管将具有低很多的收集效率。因此，引起的SET也将更窄并且包含更少的电荷。因为同一时间仅影响其中一个晶体管，上述本发明的原理提供可升级方法来处理将来硅技术阶段的软错误。
应该注意的是上述具体实施例说明并不限制本发明，并且本领域技术人员将能够设计出许多不超出所附权利要求的范围的其它具体实施例。在权利要求中，放置在括号内的任何参考标号不应解释为限制权利要求。词“包括”不排除列在权利要求中之外的要素或步骤的存在。在要素之前的词“一”或“一个”不排除多个这样要素的存在。在列举几个装置的设备权利要求中，这些装置中的一些可以通过一项或相同项的硬件实施。在相互不同的从属权利要求中叙述某些装置的事实不表示不能从优结合使用这些装置。
另外，权利要求中任何参考标号不能解释为限制权利要求的范围。

Claims (7)

1、电子器件，包括：
逻辑电路(LC)，具有
至少一个电子单元(EU)，所述电子单元包括：第一电子元件(ECI)，用来执行逻辑操作；和至少一个第二电子元件(EC2)，用于改善所述逻辑电路(LC)的软错误敏感性；
其中，所述第一和第二电子元件(EC1、EC2)实现实质上相同的逻辑功能，
其中，所述第一和第二电子元件(EC1、EC2)每个包括相互连接的输入和输出。
2、根据权利要求1的电子器件，
其中，所述第一和第二电子元件(EC1、EC2)至少部分物理分离。
3、根据权利要求1或2的电子器件，
其中，所述第一和第二电子元件(EC1、EC2)至少是逻辑门、晶体管栅极和晶体管之一。
4、根据权利要求1至3的任意一项的电子器件，
其中，所述第一和第二电子元件(EC1、EC2)的延迟相匹配。
5、根据权利要求3的电子器件，
其中，电子单元实现为与非门，所述与非门具有为P-型晶体管的第一和第二晶体管(T1、T2)以及为N-型晶体管(T3、T4)的第三和第四晶体管(T3、T4)，
其中所述第一和第二晶体管(T1、T2)包括增长的驱动强度。
6、根据权利要求5的电子器件，其中
所述第一和第二晶体管(T1，T2)中的至少一个通过用两个晶体管(TA、TB)代替来复制，
其中，所述两个晶体管(TA、TB)的漏极连接到一起，而栅极(G)和源极(S)是分离的。
7、设计逻辑电路的方法，包括如下步骤：
提供多个电子单元(EU)，每个电子单元包括用于执行逻辑操作的第一电子元件(EC1)，
在多个电子单元(EU)中的至少一个中提供至少一个第二电子元件(EC2)，用于改善所述逻辑电路(LC)的软错误敏感性；
选择所述第二电子元件(EC2)，使所述第一和第二电子元件(EC1、EC2)实质上实现相同的逻辑功能，并且所述第二电子元件(EC2)是冗余的；以及
分别相互连接所述第一和第二电子元件(EC1、EC2)的输出和输入。
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