CN101048872B - 基于共振隧穿器件的非易失性存储器和sram - Google Patents
基于共振隧穿器件的非易失性存储器和sram Download PDFInfo
- Publication number
- CN101048872B CN101048872B CN2005800365442A CN200580036544A CN101048872B CN 101048872 B CN101048872 B CN 101048872B CN 2005800365442 A CN2005800365442 A CN 2005800365442A CN 200580036544 A CN200580036544 A CN 200580036544A CN 101048872 B CN101048872 B CN 101048872B
- Authority
- CN
- China
- Prior art keywords
- layer
- band gap
- mainly
- composition
- resonance tunnel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005641 tunneling Effects 0.000 title claims abstract description 62
- 230000015654 memory Effects 0.000 title claims description 14
- 230000004888 barrier function Effects 0.000 claims abstract description 45
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 27
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 26
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 26
- 238000007667 floating Methods 0.000 claims description 19
- 229910004158 TaO Inorganic materials 0.000 claims description 16
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 16
- 229910004166 TaN Inorganic materials 0.000 claims description 15
- 229910052790 beryllium Inorganic materials 0.000 claims description 13
- ATBAMAFKBVZNFJ-UHFFFAOYSA-N beryllium atom Chemical compound [Be] ATBAMAFKBVZNFJ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052732 germanium Inorganic materials 0.000 claims description 13
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 13
- 229910052741 iridium Inorganic materials 0.000 claims description 13
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 13
- 229910052759 nickel Inorganic materials 0.000 claims description 13
- 229910052697 platinum Inorganic materials 0.000 claims description 13
- 229910052702 rhenium Inorganic materials 0.000 claims description 13
- WUAPFZMCVAUBPE-UHFFFAOYSA-N rhenium atom Chemical compound [Re] WUAPFZMCVAUBPE-UHFFFAOYSA-N 0.000 claims description 13
- 229910016006 MoSi Inorganic materials 0.000 claims description 11
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 230000005055 memory storage Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 77
- 238000005036 potential barrier Methods 0.000 description 32
- 238000010586 diagram Methods 0.000 description 29
- 239000000463 material Substances 0.000 description 24
- 229910052710 silicon Inorganic materials 0.000 description 18
- 239000010703 silicon Substances 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 230000001737 promoting effect Effects 0.000 description 13
- 238000005516 engineering process Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 7
- 230000005684 electric field Effects 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 150000001875 compounds Chemical class 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 229910052735 hafnium Inorganic materials 0.000 description 4
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000008030 elimination Effects 0.000 description 3
- 238000003379 elimination reaction Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000005610 quantum mechanics Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910015345 MOn Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000679 carrageenan Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001608 potassium adipate Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/561—Multilevel memory cell aspects
- G11C2211/5614—Multilevel memory cell comprising negative resistance, quantum tunneling or resonance tunneling elements
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明公开了共振隧穿器件。另外，本发明公开了使用共振隧穿器件的存储器储存装置。再者，本发明教导了使用共振隧穿势垒的NROM和NAND器件。
Description
发明背景
量子力学规定量子系统的瞬时状态是通过其可观测量概率描述的。量子层的可观测量一般包括能量、位置、动量以及角动量。因为瞬时状态是用概率来描绘的，所以可观测量没有被赋予明确的值。相反，量子力学使用概率分布来预测这些值。概率分布给出基于瞬时测量获得可能的结果的概率。但是存在与特定可观测量的明确值相关联的一些状态。这些明确值被共同地称为“特征态(eigenstate)”。
量子隧穿(tunneling)效应是一种量子力学的过程，在这个过程中，具有较少能量的电子穿过具有较大能量的电场。当电子接近具有较大能量的电场时，根据经典力学理论，电子将被反弹。根据量子力学，一旦电子到达电场，电子定位于电场的另一端是存在着有限的概率的。基于该概率，即使电子的能级较低，电子也将隧穿电场到达所述电场的另一端。
这些独特的隧穿特性在现代电子学中是有用的。例如，一种共振隧穿二极管(以下简称“RTD”)已经由德州仪器公司开发出来。这种RTD的隧穿特性允许其工作在几种电学状态下。因此，可通过单个部件(component)来表达数种逻辑状态。然而，迄今为止，之前所有与隧穿相关的研究都集中在III-V族半导体化合物上。
现有技术图1图示了浮动栅极晶体管100，所述浮动栅极晶体管是另一种利用隧穿的器件。浮动栅极晶体管100由源极101和漏极102构成。在源极101与漏极102之间是四个不同的层。栅极电极103是顶层。阻挡层104为第二层。浮动栅极105是第三层。隧穿氧化物106是第四层。
一般来说，浮动栅极晶体管100是通过使电子从源极101到漏极102流动来实现编程的。为了便于编程，可对栅极电极103加载大的电压，使电子流入浮动栅极105。要擦除，在控制栅极103与源极101之间设置大的电压差。通过量子隧穿，电子被移出。
如图所示，浮动栅极晶体管100需要高的工作电压。这种高电压是一个问题，因为它对隧穿氧化物的完整性形成威胁，并可损害隧穿物质。此外，隧穿氧化物易于发生意外隧穿现象，这使器件不可靠。
现有技术图2表示了另一种采用隧穿技术的器件，叫做“氮化物只读存储器(NROM)”器件150。NROM单元(cell)是一种n沟道MOSFET器件，其中的栅极电介质被替换成俘获材料。通过沟道热电子注入实现编程。通过带隧穿热空穴注入来进行擦除。如图所示， NROM150由与源极152和漏极153耦合的氧化物层156组成。Si3N4层155(俘获层)夹在氧化物层156与SiO2层154(顶层)之间。氧化物层是隧穿层，并且通常为SiO2。示出的NROM需要高电压来对储存装置编程以及从储存装置擦除位(bit)。因此，NROM是有问题的，因为它易受严重的短沟道效应的影响。
现有技术图3表示一种基于硅-氧化物-氮化物-氧化物-硅(SONOS)的NAND器件。如图所示，基于SONOS的NAND堆叠(stack)200由夹在Al2O3层202与SiO2层203之间的Si3N4层201组成。Si3N4层201是俘获层，而SiO2层203是隧穿层。如图所示，基于SONOS的NAND堆叠200存在与NROM一样的问题，工作电压高，易受短沟道效应的影响。
另一个已经应用隧穿的例子是静态随机存取存储器器件(以下简称“SRAM”)。典型地，SRAM中的每一个位被储存于四个晶体管上。这些晶体管形成两个交叉耦合的具有两个稳定状态的换向器(inverter)。这两个稳定状态对应于0和1。虽然这种方法可有效地储存位，但是使用多个晶体管在空间、功率、速度和价格上来看成本高。
使用纵向集成的多峰值RTD的多值SRAM单元已经被用来代替典型的SRAM器件。采用多峰值RTD减小了尺寸和功耗并提高速度。然而，该工艺昂贵，而且多值SRAM单元与基于硅的CMOS不兼容。
所需要的是利用替代性化合物来构成共振隧穿器件的器件。进一步说，所需要的是执行与隧穿氧化物相同功能却没有高电压和不可靠性的器件。此外，所需要的是在低电压下工作且没有严重的短沟道效应的NMOS器件，所需要的是采用与基于硅的CMOS兼容的工艺的SRAM电路。
发明内容
本发明教导一种包括替代性化合物的共振隧穿器件。进一步说，本发明教导一种储存器件、NROM、和基于SONOS的NAND。此外，本发明教导一种可以使用与基于硅的CMOS兼容的工艺来制造的SRAM电路。
在一个实施方案中，一种共振隧穿器件包括第一带隙、第二带隙以及第三带隙。所述第三带隙被夹在所述第一带隙和所述第二带隙之间。所述第一带隙和所述第二带隙比所述第三带隙大，因而促进共振隧穿。
在额外的实施方案中，所述第一和/或第二带隙可以是SiO2或Ai3O4。所述第三带隙可以是多晶硅、晶体硅、铂、铱、镍、锗、铍、铼、TaO、TaN、BaTiO、BaZrO、ZrO、HfO、锡、钛、ZrN、WN、钼、MoN或MoSi。在进一步的实施方案中，所述第一、第二和第三带隙可以是各种适于促进共振隧穿的材料。
在本发明的另一个实施方案中，公开了一种储存器件。该储存器件包括源极、共振隧穿势垒、漏极、浮动栅极、阻挡层和栅极电极。所述共振隧穿势垒耦合到所述源极和漏极。所述浮动栅极夹在所述共振隧穿势垒与所述阻挡层之间。所述阻挡层夹在所述浮动栅极与所述栅极电极之间。在额外的实施方案中，所述共振隧穿势垒可与上面公开的实施方案相同，或者可以是任何其他适于促进共振隧穿的器件。在进一步的实施方案中，所述阻挡层可为薄氧化物膜。并且，在其他实施方案中，所述器件可被用来实现闪存存储器、NAND、NOR、NROM和/或MirrorBit。
在可替换的实施方案中，本发明公开了一种SRAM电路。该SRAM电路包括具有源极、栅极和漏极的晶体管。所述SRAM电路还包括耦合到所述晶体管的所述源极的位线(bitline)和耦合到所述晶体管的所述栅极的字线(wordline)。共振隧穿器件被耦合到所述漏极和负载。在额外的实施方案中，所述共振隧穿器件可与上面公开的实施方案类似，或者可以是任何其他适于促进共振隧穿的器件。此外，所述负载可根据所述电路意图和/或期望的使用而不同，并可包括但不限于电阻性负载、电流源和共振隧穿负载。
在进一步的实施方案中，公开了一种NORM储存器件。在某个实施方案中，所述NROM器件包括顶层、共振隧穿势垒层、小带隙俘获层、源极和漏极。所述共振隧穿势垒层耦合到所述源极和所述漏极。另外，所述小带隙俘获层夹在所述顶层与所述共振隧穿势垒层之间。在可替换的实施方案中，所述小带隙俘获层可为TaO或BTiO。然而，在进一步的实施方案中，所述小带隙俘获层可以是任何适于促进共振隧穿的材料。另外，在某些实施方案中，所述顶层可为SiO2。在其他实施方案中，所述共振隧穿势垒层可与上面公开的实施方案类似，或者可以为任何其他适于促进共振隧穿的器件。
在额外的实施方案中，本发明公开了一种基于SONOS的NAND堆叠。该基于SONOS的NAND堆叠包括顶层、共振隧穿势垒层和小带隙俘获层。所述小带隙俘获层夹在所述顶层与所述共振隧穿势垒层之间。在其他实施方案中，所述小带隙俘获层可以是TaO或BTiO，而所述顶层可以是SiO2。然而，在进一步的实施方案中，所述小带隙俘获层可以是任何适于促进共振隧穿的材料。在额外的实施方案中，所述共振隧穿势垒层可与上面公开的实施方案类似，或者可以为任何其他适于促进共振隧穿的器件。在再一个实施方案中，所述基于SONOS的NAND器件可以与如上面公开的所述SRAM电路一起被集成电路中。
如前面以及在对于本领域技术人员来说清楚的可替换的实施方案中所描述的，在各种器件中以各种材料来实现共振隧穿可以解决现有技术中出现的问题。
附图说明
图1图示现有技术中的浮动栅极晶体管。
图2图示现有技术中的NROM。
图3图示现有技术中的基于SONOS的NAND堆叠。
图4图示具有共振隧穿势垒的浮动栅极晶体管。
图5图示共振隧穿势垒。
图5A图示共振隧穿势垒的另一种实施方案。
图6图示共振隧穿势垒与单氧化物层比较的图。
图7图示共振隧穿势垒的半导体谱带(band)图。
图8图示具有小带隙俘获材料和共振隧穿势垒的NROM。
图9图示基于SONOS的NAND堆叠。
图10图示具有电阻性负载和共振隧穿器件的SRAM电路。
图11图示图10中图示的SRAM电路的图。
图12图示具有电流源负载和共振隧穿器件的SRAM电路。
图13图示在图12中图示的SRAM电路的图。
图14图示具有共振隧穿负载和共振隧穿器件的SRAM电路。
图15图示图14中所图示的SRAM电路的图。
图16图示每单元包括两位的SRAM电路的图。
图17图示电压调度图。
图18图示无负载的SRAM电路。
图19图示具有电容器的SRAM电路。
图20图示集成电路的框图。
具体实施方式
本发明教导了各种器件、方法，以及本文中描述的或者根据本教导本领域技术人员将清楚的其他主题。本发明进一步教导了各种实施方案、方面等，各具鲜明特点。适合于本发明的本领域技术人员可以具有电子工程、计算机科学、计算机工程等背景。
本发明教导了可用于制造共振隧穿器件的替代性化合物。另外，本发明教导了用共振隧穿势垒来代替普遍用于闪存存储器器件中的隧穿氧化物。而且，本发明教导了将共振隧穿势垒与NROM和基于SONOS的NAND器件一并使用。此外，本发明教导了使用与基于硅的CMOS兼容的工艺制造SRAM器件。
图4图示了具有共振隧穿势垒的浮动栅极晶体管250。在图4所图示的实施方案中，浮动栅极晶体管250包括源极251、漏极252、栅极电极253、阻挡层254、浮动栅极255以及共振隧穿势垒257。在图示的实施方案中，共振隧穿势垒257包括夹在两个大带隙258和260之间的小带隙259。共振隧穿势垒257耦合到源极251和漏极252。浮动栅极255被夹在阻挡层254和共振隧穿势垒257之间。栅极电极253位于阻挡层254的顶部。
以实施例和非限制的方式，将图4中所图示的实施方案与典型的闪存存储器单元进行比较，片上电压可以从大约20-25V降低至大约8V。但是，在可替换的实施方案中，取决于制造技术、已知的和/或方便的化合物的可获得性、可导性和/或半可导性材料的可获得性、电路的意图的和/或期望的使用等，这些近似可能有很大的差异。此外，共振隧穿势垒的益处包括但不限于提高的可靠性、对氧化物层完整性很少或没有高电压威胁、对隧穿材料很少或没有损伤、很少或无需高电压电路、简化的布线和设计、减小的管芯(die)尺寸。
在可替换的实施方案中，薄氧化物膜可以用来作为阻挡层254。在进一步的实施方案中，薄氧化物层可以代替可在闪存存储器器件中普遍找到的氧化物-氮化物-氧化物膜。该实施方案的益处包括但不仅限于被促进的可调整性(scaling)、更好的栅极到衬底(substrate)控制、用于使能(enable)嵌入式闪存技术的较少的热循环。
图5图示了共振隧穿势垒300。所述共振隧穿势垒300包括大带隙301、较小带隙302以及另一个大带隙303。较小带隙302被夹在两个大带隙301和303之间。如图5示出的实施方案中所图示的，大带隙301、303可为SiO2或Al2O3。在可替换的实施方案中，大带隙可以是任何与当前或将来的硅CMOS技术兼容的材料。此外，如所图示，较小带隙302可以是多晶硅、高功函数金属、高K材料、或任何其他与现有或将来的硅CMOS技术兼容的材料。高功函数金属的实施例包括但不限于铂、铱、镍、TaN、锗、铍和铼等。高K材料的实施例包括但不限于TaO、TaN、BaTiO、BaZrO、ZrO和HfO。仅为了举例而提供以上材料列表，并且无论如何不想作为穷举的允许材料列表。
图5A图示包括五层的共振隧穿势垒330。该共振隧穿势垒330包括第一大带隙331、第一小带隙332、第二大带隙333、第二小带隙334和第三大带隙335。第一小带隙332夹在第一大带隙331和第二带隙333之间。第二小带隙334夹在第二大带隙333和第三大带隙335之间。如图5所示的实施方案中所图示的，大带隙331、333和335可以是SiO2或Al2O3。在可替换的实施方案中，大带隙可以是任何与现有或将来的硅CMOS技术兼容的材料。而且，如所图示的，小带隙332和334可以是多晶硅、高功函数金属、高K材料或任何其他与现有或将来的硅CMOS技术兼容的材料。高功函数金属的实施例包括但不限于铂、铱、镍、TaN、锗、铍和铼等，高K材料包括但不限于TaO、TaN、BaTiO、BaZrO、ZrO和HfO。仅为了举例而提供以上材料列表，并且无论如何不想作为穷举的允许材料列表。
如图5和5A所图示的实施方案中所示，共振隧穿势垒分别包括三层和五层。然而，在可替换的实施方案中，共振隧穿势垒可为任意奇数量堆叠的层。例如，可替换的共振隧穿势垒可包括五个大带隙和三个小带隙。
图6图示将共振隧穿层358与单个氧化物层359的电流-电压坐标图(plot)进行比较的图350。隧穿特性(电流-电压关系)在图6所示的实施方案中被图示，其中y轴上是隧穿电流351，而x轴上是施加的电压352。如图示的，如点A 353、B 354和C 355所表示的，共振隧穿势垒电流随电压的增大而迅速上升。随后如点D 356所表示的，共振隧穿电流在超过点C355后随电压增大而下降。隧穿电流从点D356随电压增大而再次上升，如点E357所表示的。点A、B、C、D和E与图7图示的实施方案中表示的相同点相对应。
如图6所图示，单层氧化物359随施加电压352增大而逐渐增加。与共振隧穿势垒相比，单层氧化物需要实质上更大的电压以生成相等量的隧穿电流。这主要是由于在点C355处的局部最大值(maxima)，所述局部最大值与如图7所图示的中心量子阱的特征能量级相对应。
图7图示了在不同施加电压下的共振隧穿势垒的半导体谱带图400。如所图示，每个谱带图404、405、406、407、408具有两个大的外侧带隙401和403以及小的中间带隙402。对应于点A404的谱带图示出在低电压404下没有由电子409引起的隧穿。但是，随着电压增大，如对应于点B406的谱带图所表示，隧穿电流也增大了。随着电压的进一步增大，如对应于点C408的谱带图所表示，电子409隧穿该带隙，并且隧穿电流在相对低的电压下达到局部最大值。在进一步加大电压之后，如对应于点D405的谱带图所表示，隧穿减少，由此降低了隧穿电流。随着电压进一步增大，如对应于点E407的谱带图所表示，电子再次隧穿，由此隧穿电流上升。如图6和7图示的实施方案所示，隧穿电流在相对低的电压下达到局部最大值，由此无需高电压电路，并进一步降低片上工作电压。
图8图示了采用共振隧穿的NROM器件450。在图8所图示的实施方案中，NROM器件450由多晶硅456构成，并且包括源极451、漏极452、顶层453、小带隙俘获层454和共振隧穿势垒层455。如所图示，共振隧穿势垒层455耦合到源极451和漏极452。小带隙俘获层454夹在顶层453与共振隧穿势垒层455之间。在所图示的实施方案中，顶层453为SiO2。然而，在可替换的实施方案中，顶层453可以是任何适于促进位的编程和擦除的材料。
在额外的实施方案中，俘获层可以是任何适合于促进共振隧穿的材料。例如，小带隙材料可包括但不限于Ta2O5或BTiO。此外，共振隧穿势垒可与上面图示的实施方案类似，或者可以是任何适合于促进共振隧穿的材料和/或结构。由于共振隧穿势垒，如图8中图示的NROM器件工作于实质上更低的电压下，由此减少严重的短沟道效应。
图9图示了利用共振隧穿势垒501的基于SONOS的NAND堆叠500。在图9图示的实施方案中，基于SONOS的NAND堆叠500包括夹于顶层501与共振隧穿势垒层503之间的俘获层502。如所图示，顶层为Al2O3。然而，在可替换的实施方案中，顶层可以是任何适合于促进NAND工作的材料。而且，如所图示，俘获层为TaO或BTiO。但是，在可替换的实施方案中，俘获层可以是任何适于促进共振隧穿的小带隙材料。另外，共振隧穿势垒层可与上面图示的实施方案类似，或者可以是任何适于促进共振隧穿的材料和/或结构。由于共振隧穿势垒，如图9中图是的基于SONOS的NAND器件工作于实质上更低的电压下，由此可以减少严重的短沟道效应。
图10图示了具有电阻性负载553和共振隧穿器件554的SRAM电路550。如图所示，字线552与位线551交叉。字线耦合到晶体管555的源极557，而位线551耦合到晶体管555的栅级556。晶体管的漏极558耦合到SRAM电阻性负载553和共振隧穿器件554。电路550具有对应于0和1的两种稳定状态。由于共振隧穿器件，图示的电路是产生SRAM功能性的与基于硅的CMOS兼容的工艺。
在可替换的实施方案中，电路的部件和/或结构可以不同。例如，晶体管可以是n型晶体管、p型晶体管、开关或其他适用于SRAM、DRAM、FPM DRAM、EDO DRAM、DDR、SDRAM、DDR SDRAM、RDRAM、RAM、ROM、PROM、EPROM、EEPROM、NVRAM、CMOS RAM、VRAM、闪存或任何其他存储器实现的部件。此外，共振隧穿器件可以是各种不同的部件，包括但不限于共振隧穿二极管。而且，可根据电路意图和/或期望的使用来消除、增加或改变负载。再者，电路的结构可根据电路意图和/或期望的使用而不同，包括改变、增加或消除负载、位线、字线、晶体管和/或共振隧穿器件。
图11图示电阻性负载603和共振隧穿器件604的图600。如图所示，y轴是隧穿电流601，而x轴是施加电压602。隧穿器件604的隧穿电流对施加电压的坐标图产生与图6图示的实施方案类似的图。电阻性负载603的隧穿电流对施加电压的坐标图产生具有恒定负斜率的直线。如图示的实施方案中所示，该电路有两种稳定状态605。所述稳定状态中的每一种可以表示0和1。如图所示，该电路具有SRAM功能性。另外，共振隧穿器件的使用允许制造工艺可以是与基于硅的CMOS兼容的。
图12图示具有电流源负载653和共振隧穿器件654的SRAM电路650。如所图示，字线652与位线651交叉。字线耦合到晶体管655的源极657，而位线651耦合到晶体管655的栅极656。晶体管的漏极658耦合到电流源负载653和共振隧穿器件654。电流源负载还耦合到电压源659。电路655具有可以对应于0和1的两种稳定状态。因此，图示的电路是产生SRAM功能性的与基于硅的CMOS兼容的工艺。
在可替换的实施方案中，电路的部件和/或结构可以不同。例如，晶体管可以是n型晶体管、p型晶体管、开关或其他适用于SRAM、DRAM、FPM DRAM、EDO DRAM、DDR、SDRAM、DDR SDRAM、RDRAM、RAM、ROM、PROM、EPROM、EEPROM、NVRAM、CMOS RAM、VRAM、闪存或任何其他类型的存储器实现的部件。此外，共振隧穿器件可以是各种不同的部件，包括但不限于共振隧穿二极管。而且，可根据电路意图和/或期望的使用来消除、增加或改变负载。再者，电路的结构可根据电路意图和/或期望的使用而不同，包括改变、增加或消除负载、字线、位线、晶体管和/或共振隧穿器件。
图13图示了电流源负载703和共振隧穿元器件704的图700。如图所示，y轴是隧穿电流701而x轴是施加电压702。隧穿器件704的隧穿电流对施加电压的坐标图产生类似于图6图示的实施方案的图。电流源负载703的隧穿电流对施加电压的坐标图产生具有负斜率的曲线。如图示的实施方案中所示，该电路在两条线相交处具有两种稳定状态705。 两种状态中的每一种可以表示0或1。如图所示，该电路具有SRAM功能性。另外，共振隧穿器件的使用允许制造工艺是与基于硅的CMOS兼容的。
图14图示了具有共振隧穿器件负载753和共振隧穿器件754的SRAM电路750。字线752与位线751交叉。字线752耦合到晶体管755的源极757，而位线751耦合到晶体管755的栅极756。晶体管的漏极758耦合到共振隧穿器件负载753和共振隧穿器件754。共振隧穿器件负载753再进一步耦合到电压源759。电路755具有可以对应于0和1的两种稳定状态。因此，图示的电路是产生SRAM功能性的与基于硅的CMOS兼容的工艺。
在可替换的实施方案中，电路的部件和/或结构可以不同。例如，晶体管可以是n型晶体管、p型晶体管、开关或其他适用于SRAM、DRAM、FPM DRAM、EDO DRAM、DDR、SDRAM、DDR SDRAM、RDRAM、RAM、ROM、PROM、EPROM、EEPROM、NVRAM、CMOS RAM、VRAM、闪存或任何其他类型的存储器实现的部件。此外，共振隧穿器件可以是各种不同的部件，包括但不仅限于共振隧穿二极管。而且，可根据电路意图和/或期望的使用来消除、增加或改变负载。再者，电路的结构可根据电路意图和/或期望的使用而不同，包括改变、增加或消除负载、字线、位线、晶体管和/或共振隧穿器件。
图15图示共振隧穿负载803与共振隧穿器件804的图800。如图所示，y轴是隧穿电流801而x轴是施加电压802。共振隧穿器件804的坐标图产生类似于图6中图示的实施方案的图。共振隧穿负载803的坐标图产生类似于图6中图示的实施方案但反向的图。如图示的实施方案中所示，该电路在两条线相交处具有两个稳定状态805。稳定状态中的每一个可以表示0或1。如图所示，该电路具有SRAM功能性。另外，共振隧穿器件的使用允许制造工艺是与基于硅的CMOS兼容的。
图16图示电流源负载853和每个单元包括两个或更多个位的共振隧穿器件854图850。如图所示，y轴是隧穿电流851，而x轴是施加电压852。共振隧穿器件854的隧穿电流对施加电压的坐标图产生具有多个最大值的图。电流源负载853的遂穿电流对施加电压的坐标图产生具有负斜率的曲线。如图示的实施方案中所示，电路在两条线相交处具有四个稳定状态855。每种稳定状态可以表示0或1。如图所示，该电路具有SRAM功能性。另外，共振隧穿器件的使用允许制造工艺是与基于硅的CMOS兼容的。而且，多态共振隧穿器件允许实现多位SRAM，结果储存位密度更高。
图17图示了将氧化物作为隧穿层901与共振隧穿势垒作为隧穿层902进行比较的图900。如图所示，y轴是隧穿电流903而x轴是施加电压904。氧化物作为隧穿层901的隧穿电流对施加电压的坐标图产生具有小斜率的直线。共振隧穿势垒作为隧穿层902的隧穿电流对施加电压的坐标图产生具有较大斜率的直线。如图所示，通过用共振隧穿势垒代替氧化物作为隧穿层实现了电压调整(voltage scaling)。
图18图示无负载的SRAM电路。如所图示，字线932与位线931交叉。字线耦合到 晶体管935的源极937，而位线931耦合到晶体管935的栅极936。晶体管的漏极933耦合到共振隧穿器件934。如图所示，该SRAM电路未耦合到负载。但是，晶体管可起电流源的作用。因此，该图示的电路是产生SRAM功能性的与基于硅的CMOS兼容的工艺。
图19图示了具有电容器953的SRAM电路950。如所图示，字线952与位线951交叉。字线耦合到晶体管955的源极957，而位线951耦合到晶体管955的栅极956。晶体管的漏极958耦合到电容器953和共振隧穿器件954。电容器953和共振隧穿器件954并联耦合。该图示的电路是产生SRAM功能性的与基于硅的CMOS兼容的工艺。
图20图示了集成电路980。集成电路980包括如上面描述的SRAM器件981和如上面描述的基于SONOS的NAND器件983。此外，该集成电路还包括期望的电路982。如图示的实施方案中所示，具有共振隧穿器件的集成电路比较小且使用较低的电压。
除了上面所提到的实施例外，可以进行对本发明的各种其他修改和替换，而不会偏离本发明。因此，上面的公开不会被认为是限制性的，并且所附的权利要求述想要被解释成包括本发明的真是精神和整个范围。
Claims (17)
1.一种共振隧穿器件，包括共振隧穿势垒层，所述共振隧穿势垒层包括：
具有第一带隙的层；
具有第二带隙的层；
具有第三带隙的层；
夹在所述具有第一带隙的层和所述具有第二带隙的层之间的具有第四带隙的层；以及
夹在所述具有第二带隙的层和所述具有第三带隙的层之间的具有第五带隙的层，
其中所述第一带隙、所述第二带隙和所述第三带隙比所述第四带隙和所述第五带隙大，并且其中
所述具有第一带隙的层主要由SiO2和Al3O4中的一种组成；
所述具有第二带隙的层主要由SiO2和Al3O4中的一种组成；
所述具有第三带隙的层主要由SiO2和Al3O4中的一种组成；
所述具有第四带隙的层主要由晶体硅、铂、铱、镍、锗、铍、铼、TaO、TaN、BaTiO、BaZrO、ZrO、HfO、TiN、Ti、ZrN、WN、Mo、MoN和MoSi中的一种组成；以及
所述具有第五带隙的层主要由晶体硅、铂、铱、镍、锗、铍、铼、TaO、TaN、BaTiO、BaZrO、ZrO、HfO、TiN、Ti、ZrN、WN、Mo、MoN和MoSi中的一种组成。
2.如权利要求1所述的共振隧穿器件，其中，所述具有第四带隙的层和所述具有第五带隙的层包括的晶体硅是多晶硅。
3.一种储存器件，包括：
源极，
耦合到所述源极的共振隧穿势垒层，
耦合到所述共振隧穿势垒层的漏极，
浮动栅极，
阻挡层，以及
栅极电极，
其中所述浮动栅极被夹在所述阻挡层和所述共振隧穿势垒层之间，而所述阻挡层被夹在所述浮动栅极和所述栅极电极之间，
其中所述共振隧穿势垒层包括：
具有第一带隙的层；
具有第二带隙的层；
具有第三带隙的层；
夹在所述具有第一带隙的层和所述具有第二带隙的层之间的具有第四带隙的层；以及
夹在所述具有第二带隙的层和所述具有第三带隙的层之间的具有第五带隙的层，
其中所述第一带隙、所述第二带隙和所述第三带隙比所述第四带隙和所述第五带隙大，并且其中
所述具有第一带隙的层主要由SiO2和Al3O4中的一种组成；
所述具有第二带隙的层主要由SiO2和Al3O4中的一种组成；
所述具有第三带隙的层主要由SiO2和Al3O4中的一种组成；
所述具有第四带隙的层主要由晶体硅、铂、铱、镍、锗、铍、铼、TaO、TaN、BaTiO、BaZrO、ZrO、HfO、TiN、Ti、ZrN、WN、Mo、MoN和MoSi中的一种组成；以及
所述具有第五带隙的层主要由晶体硅、铂、铱、镍、锗、铍、铼、TaO、TaN、BaTiO、BaZrO、ZrO、HfO、TiN、Ti、ZrN、WN、Mo、MoN和MoSi中的一种组成。
4.如权利要求3所述的储存器件，其中，所述具有第四带隙的层和所述具有第五带隙的层包括的晶体硅是多晶硅。
5.如权利要求3或4所述的储存器件，其中所述器件主要由闪存存储器单元、NAND、NOR、NROM中的一种组成。
6.一种SRAM电路，包括：
具有源极、栅极和漏极的晶体管，
耦合到所述源极的位线，
耦合到所述栅极的字线，以及
耦合到所述漏极和负载的共振隧穿器件，
其中所述共振隧穿器件包括共振隧穿势垒层，所述共振隧穿势垒层包括：
具有第一带隙的层；
具有第二带隙的层；
具有第三带隙的层；
夹在所述具有第一带隙的层和所述具有第二带隙的层之间的具有第四带隙的层；以及
夹在所述具有第二带隙的层和所述具有第三带隙的层之间的具有第五带隙的层，
其中所述第一带隙、所述第二带隙和所述第三带隙比所述第四带隙和所述第五带隙大，并且其中
所述具有第一带隙的层主要由SiO2和Al3O4中的一种组成；
所述具有第二带隙的层主要由SiO2和Al3O4中的一种组成；
所述具有第三带隙的层主要由SiO2和Al3O4中的一种组成；
所述具有第四带隙的层主要由晶体硅、铂、铱、镍、锗、铍、铼、TaO、TaN、BaTiO、BaZrO、ZrO、HfO、TiN、Ti、ZrN、WN、Mo、MoN和MoSi中的一种组成；以及
所述具有第五带隙的层主要由晶体硅、铂、铱、镍、锗、铍、铼、TaO、TaN、BaTiO、BaZrO、ZrO、HfO、TiN、Ti、ZrN、WN、Mo、MoN和MoSi中的一种组成。
7.如权利要求6所述的电路，其中，所述具有第四带隙的层和所述具有第五带隙的层包括的晶体硅是多晶硅。
8.如权利要求6或7所述的电路，其中所述负载主要由电阻性负载、电流源和共振隧穿负载中的一种组成。
9.一种NROM储存器件，包括：
顶层，
共振隧穿势垒层，
夹在所述顶层与所述共振隧穿势垒层之间的小带隙俘获层，
耦合到所述共振隧穿势垒层的源极，以及
耦合到所述共振隧穿势垒层的漏极，
其中所述共振隧穿势垒层包括：
具有第一带隙的层；
具有第二带隙的层；
具有第三带隙的层；
夹在所述具有第一带隙的层与所述具有第二带隙的层之间的具有第四带隙的层；以及
夹在所述具有第二带隙的层与所述具有第三带隙的层之间的具有第五带隙的层，
其中所述第一带隙、所述第二带隙和所述第三带隙比所述第四带隙和所述第五带隙大，并且其中
所述具有第一带隙的层主要由SiO2和Al3O4中的一种组成；
所述具有第二带隙的层主要由SiO2和Al3O4中的一种组成；
所述具有第三带隙的层主要由SiO2和Al3O4中的一种组成；
所述具有第四带隙的层主要由晶体硅、铂、铱、镍、锗、铍、铼、TaO、TaN、BaTiO、BaZrO、ZrO、HfO、TiN、Ti、ZrN、WN、Mo、MoN和MoSi中的一种组成；以及
所述具有第五带隙的层主要由晶体硅、铂、铱、镍、锗、铍、铼、TaO、TaN、BaTiO、BaZrO、ZrO、HfO、TiN、Ti、ZrN、WN、Mo、MoN和MoSi中的一种组成。
10.如权利要求9所述的器件，其中，所述具有第四带隙的层和所述具有第五带隙的层包括的晶体硅是多晶硅。
11.如权利要求9或10所述的器件，其中所述小带隙俘获层主要由TaO组成。
12.如权利要求9或10所述的器件，其中所述顶层为SiO2。
13.一种基于SONOS的NAND器件，包括：
顶层，
共振隧穿势垒层，以及
夹在所述顶层与所述共振隧穿势垒层之间的小带隙俘获层，
其中所述共振隧穿势垒层包括：
具有第一带隙的层；
具有第二带隙的层；
具有第三带隙的层；
夹在所述具有第一带隙的层和所述具有第二带隙的层之间的具有第四带隙的层；以及
夹在所述具有第二带隙的层和所述具有第三带隙的层之间的具有第五带隙的层，
其中所述第一带隙、所述第二带隙和所述第三带隙比所述第四带隙和所述第五带隙大，并且其中
所述具有第一带隙的层主要由SiO2和Al3O4中的一种组成；
所述具有第二带隙的层主要由SiO2和Al3O4中的一种组成；
所述具有第三带隙的层主要由SiO2和Al3O4中的一种组成；
所述具有第四带隙的层主要由晶体硅、铂、铱、镍、锗、铍、铼、TaO、TaN、BaTiO、BaZrO、ZrO、HfO、TiN、Ti、ZrN、WN、Mo、MoN和MoSi中的一种组成；以及
所述具有第五带隙的层主要由晶体硅、铂、铱、镍、锗、铍、铼、TaO、TaN、BaTiO、BaZrO、ZrO、HfO、TiN、Ti、ZrN、WN、Mo、MoN和MoSi中的一种组成。
14.如权利要求13所述的器件，其中，所述具有第四带隙的层和所述具有第五带隙的层包括的晶体硅是多晶硅。
15.如权利要求13或14所述的器件，其中所述小带隙俘获层主要由TaO组成。
16.如权利要求13或14所述的器件，其中所述顶层为SiO2。
17.一种集成电路，包括：
如权利要求6中的SRAM电路，以及
如权利要求13中的基于SONOS的NAND器件。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US71808905P | 2005-09-16 | 2005-09-16 | |
| US60/718,089 | 2005-09-16 | ||
| US11/251,068 | 2005-10-14 | ||
| US11/251,068 US20070063252A1 (en) | 2005-09-16 | 2005-10-14 | Non-volatile memory and SRAM based on resonant tunneling devices |
| PCT/US2005/037985 WO2007040549A1 (en) | 2005-09-16 | 2005-10-19 | Non-volatile memory and sram based on resonant tunneling devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101048872A CN101048872A (zh) | 2007-10-03 |
| CN101048872B true CN101048872B (zh) | 2011-08-24 |
Family
ID=37883206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2005800365442A Expired - Fee Related CN101048872B (zh) | 2005-09-16 | 2005-10-19 | 基于共振隧穿器件的非易失性存储器和sram |
Country Status (3)
| Country | Link |
|---|---|
| US (6) | US20070063252A1 (zh) |
| CN (1) | CN101048872B (zh) |
| WO (1) | WO2007040549A1 (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI374448B (en) | 2007-08-13 | 2012-10-11 | Macronix Int Co Ltd | Charge trapping memory cell with high speed erase |
| CN102479823B (zh) * | 2010-11-30 | 2014-04-16 | 中国科学院微电子研究所 | 一种垂直型nrom存储结构及其制备方法 |
| US9466731B2 (en) * | 2014-08-12 | 2016-10-11 | Empire Technology Development Llc | Dual channel memory |
| EP3329490B1 (en) * | 2015-07-27 | 2023-04-05 | Power Down Semiconductor Inc | A low power sram bitcell using resonant drive circuitry |
| CN109545861B (zh) * | 2018-10-30 | 2022-04-01 | 杭州电子科技大学 | 一种多谐GaN/AlGaN共振隧穿二极管 |
| US11784648B2 (en) | 2021-06-02 | 2023-10-10 | Power Down Semiconductor, Inc. | Low power interconnect using resonant drive circuitry |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5616515A (en) * | 1994-08-04 | 1997-04-01 | Texas Instruments Incorporated | Silicon oxide germanium resonant tunneling |
| US6133603A (en) * | 1997-12-09 | 2000-10-17 | Sony Corporation | Memory device and memory array |
| US6667490B2 (en) * | 2001-08-22 | 2003-12-23 | Raytheon Company | Method and system for generating a memory cell |
| US6914292B2 (en) * | 2001-11-27 | 2005-07-05 | Infineon Technologies Ag | Floating gate field-effect transistor |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714766A (en) * | 1995-09-29 | 1998-02-03 | International Business Machines Corporation | Nano-structure memory device |
| US7177515B2 (en) * | 2002-03-20 | 2007-02-13 | The Regents Of The University Of Colorado | Surface plasmon devices |
| US6563185B2 (en) * | 2001-05-21 | 2003-05-13 | The Regents Of The University Of Colorado | High speed electron tunneling device and applications |
| US7012299B2 (en) * | 2003-09-23 | 2006-03-14 | Matrix Semiconductors, Inc. | Storage layer optimization of a nonvolatile memory device |
| US7221018B2 (en) * | 2004-02-10 | 2007-05-22 | Micron Technology, Inc. | NROM flash memory with a high-permittivity gate dielectric |
| KR100594266B1 (ko) * | 2004-03-17 | 2006-06-30 | 삼성전자주식회사 | 소노스 타입 메모리 소자 |
| JP4296128B2 (ja) * | 2004-06-23 | 2009-07-15 | 株式会社東芝 | 不揮発性半導体メモリ装置及びその製造方法 |
| US7002175B1 (en) * | 2004-10-08 | 2006-02-21 | Agency For Science, Technology And Research | Method of making resonant tunneling diodes and CMOS backend-process-compatible three dimensional (3-D) integration |
-
2005
- 2005-10-14 US US11/251,068 patent/US20070063252A1/en not_active Abandoned
- 2005-10-19 WO PCT/US2005/037985 patent/WO2007040549A1/en active Application Filing
- 2005-10-19 CN CN2005800365442A patent/CN101048872B/zh not_active Expired - Fee Related
-
2006
- 2006-11-09 US US11/595,426 patent/US20070108506A1/en not_active Abandoned
- 2006-11-09 US US11/595,038 patent/US20070108499A1/en not_active Abandoned
- 2006-11-09 US US11/595,237 patent/US20070120174A1/en not_active Abandoned
- 2006-11-09 US US11/595,724 patent/US20070108501A1/en not_active Abandoned
- 2006-11-09 US US11/595,309 patent/US20070108500A1/en not_active Abandoned
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5616515A (en) * | 1994-08-04 | 1997-04-01 | Texas Instruments Incorporated | Silicon oxide germanium resonant tunneling |
| US6133603A (en) * | 1997-12-09 | 2000-10-17 | Sony Corporation | Memory device and memory array |
| US6667490B2 (en) * | 2001-08-22 | 2003-12-23 | Raytheon Company | Method and system for generating a memory cell |
| US6914292B2 (en) * | 2001-11-27 | 2005-07-05 | Infineon Technologies Ag | Floating gate field-effect transistor |
Non-Patent Citations (1)
| Title |
|---|
| 同上. |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2007040549A1 (en) | 2007-04-12 |
| CN101048872A (zh) | 2007-10-03 |
| US20070063252A1 (en) | 2007-03-22 |
| US20070108501A1 (en) | 2007-05-17 |
| US20070108500A1 (en) | 2007-05-17 |
| US20070120174A1 (en) | 2007-05-31 |
| US20070108499A1 (en) | 2007-05-17 |
| US20070108506A1 (en) | 2007-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101223646B (zh) | 新颖的低功率非易失性存储器和栅极堆叠 | |
| CN101821849B (zh) | 存储器单元、电子系统、形成存储器单元的方法及对存储器单元进行编程的方法 | |
| US8193568B2 (en) | Nanocrystal based universal memory cells, and memory cells | |
| US7321145B2 (en) | Method and apparatus for operating nonvolatile memory cells with modified band structure | |
| US7515479B2 (en) | Nonvolatile semiconductor storage device and method for writing therein | |
| CN101964209B (zh) | P沟道非易失性存储元件的操作方法 | |
| CN101048872B (zh) | 基于共振隧穿器件的非易失性存储器和sram | |
| US7269062B2 (en) | Gated diode nonvolatile memory cell | |
| US20090021984A1 (en) | Methods and structures for highly efficient hot carrier injection programming for non-volatile memories | |
| JPH0831960A (ja) | 半導体装置およびそれらの製造方法 | |
| US7283389B2 (en) | Gated diode nonvolatile memory cell array | |
| US20060140005A1 (en) | Method and apparatus for operating a non-volatile memory array | |
| US7272038B2 (en) | Method for operating gated diode nonvolatile memory cell | |
| US7491599B2 (en) | Gated diode nonvolatile memory process | |
| US7768825B2 (en) | Gated diode nonvolatile memory structure with diffusion barrier structure | |
| US7843740B2 (en) | Method for driving a nonvolatile semiconductor memory device | |
| US7723757B2 (en) | Vertical nonvolatile memory cell, array, and operation | |
| JP2005317921A (ja) | 不揮発性メモリ及びその操作方法 | |
| US7995384B2 (en) | Electrically isolated gated diode nonvolatile memory | |
| CN101800236B (zh) | 一种半导体存储器结构及其制造方法 | |
| Zakaria et al. | A simulation study of the effect engineered tunnel barrier to the floating gate flash memory devices | |
| KR20230072404A (ko) | 하이브리드 메모리 소자 및 이를 포함하는 전자 장치 | |
| JP2008021679A (ja) | 不揮発性半導体記憶装置およびその書込方法 | |
| JP2008010491A (ja) | シングルゲートの不揮発性メモリ及びその操作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: USA INMOTION, LTD. Free format text: FORMER OWNER: NANTRONICS SEMICONDUCTOR INC. Effective date: 20120529 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20120529 Address after: American California Patentee after: American wisdom limited liability company Address before: Idaho Patentee before: Nantronics Semiconductor Inc. |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110824 Termination date: 20161019 |