CN101026193A - 非易失性半导体存储装置 - Google Patents
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Abstract
本发明的非易失性半导体存储装置实现了增大存储单元的耦合比并降低漏电流。与本发明的实例有关的非易失性半导体存储装置，包括：在半导体衬底内配置的源、漏扩散层；在源、漏扩散层之间的沟道之上配置的第一绝缘膜(T－ox.)；在第一绝缘膜(T－ox.)之上配置的、含有叠置的多个第一导电层的浮置栅电极(FG)；在浮置栅电极(FG)之上配置的第二绝缘膜(IPD)；以及在第二绝缘膜(IPD)之上配置的控制栅电极(CG)。在将多个第一导电层之中的除了最上层之外的一个第一导电层作为基准层的情况下，基准层的功函数大于等于4.0eV，基准层之上的包括基准层在内的多个第一导电层的功函数φw1、φw2、…、φwn随着朝向第二绝缘膜(IPD)依次增大。
Description
技术领域
本发明涉及具有叠置栅极结构的存储单元的非易失性半导体存储装置。
背景技术
在NAND型快闪存储器等非易失性半导体存储装置中，存储单元(单元晶体管)具有叠置栅极结构。所谓叠置栅极结构是在源、漏扩散层之间的沟道之上，叠置浮置栅电极和控制栅电极的结构。
通过在沟道和浮置栅电极之间的隧道绝缘膜上施加高电场、并在其间交换电荷(例如，电子)，进行对于这种存储单元的写入/擦除。即，通过改变浮置栅电极内的电荷量，使存储单元的阈值电压偏移，存储数据(“0”或“1”)。
这里，为了提高写入/擦除效率，就必须增大存储单元的耦合比β，并且减少写入/擦除时的漏电流。
利用(浮置栅电极的电压变化)/(控制栅电极的电压变化)的比率来定义存储单元的耦合比β、由电容比表示时，为
β＝CIPD/Ctot
其中，Ctot是控制栅电极与沟道之间的电容的总和，CIPD是控制栅电极和浮置栅电极之间的电容。
在现有技术中，涉及到增大耦合比β，主要通过设计在浮置栅电极和控制栅电极之间配置的绝缘膜(所谓层间多晶(inter-poly)绝缘膜)的材料来对应，例如使用ONO(SiO2/SiN/SiO2)膜作为层间多晶绝缘膜。
最近，代替ONO膜，正在盛行研究使用具有比ONO膜更高介电常数的高介电常数(high-k)材料作为层间多晶绝缘膜(例如，参照专利文献1)。
现在，作为高介电常数材料，提出了铝氧化膜(Al2O3)、铪氧化膜(HfO2)、它们的混合物或混晶(铪铝酸盐：HfAlOx)等。
由于这些材料针对硅工艺的兼合性良好、能够对应存储单元的微细化，因此非常期待这些材料将来的发展。
但是，即使使用这些高介电常数材料作为层间多晶绝缘膜，也存在伴随着元件的微细化，写入/擦除时的浮置栅电极和控制栅电极之间的漏电流超过基准值、存储单元特性劣化的问题。
专利文献1：特愿2005-133624号
发明内容
在本发明的实例中，提出了一种同时实现增大耦合比和减少写/擦除时漏电流的技术。
涉及本发明的实例的非易失性半导体存储装置，包括：在半导体衬底内配置的源、漏扩散层；在源、漏扩散层之间的沟道之上配置的第一绝缘膜；在第一绝缘膜之上配置的、含有叠置的多个第一导电层的浮置栅电极；在浮置栅电极之上配置的第二绝缘膜；以及在第二绝缘膜之上配置的控制栅电极。在将多个第一导电层之中的除了最上层之外的一个第一导电层作为基准层的情况下，基准层的功函数大于等于4.0eV，基准层之上的包括基准层在内的多个第一导电层的功函数随着朝向第二绝缘膜依次增大。
根据本发明的实例，能够同时实现增大耦合比和减少写入/擦除时漏电流。
附图说明
图1是示出参考例的单元结构的剖面图。
图2是示出图1的单元结构的制造方法的剖面图。
图3是示出图1的单元结构的制造方法的剖面图。
图4是示出图1的单元结构的制造方法的剖面图。
图5是示出图1的单元结构的制造方法的剖面图。
图6是示出图1的单元结构的制造方法的剖面图。
图7是示出本发明的实例的示意性剖面图。
图8是示出本发明的实例的示意性剖面图。
图9是示出本发明的实例的示意性剖面图。
图10是示出本发明的实例的示意性剖面图。
图11示出有效电场与电流密度之间的关系。
图12示出阈值电压随时间变化的模拟模型。
图13示出阈值电压随时间变化的计算结果。
图14示出求出阈值电压变化量的最佳条件的过程。
图15示出阈值电压随时间变化的模拟结果。
图16是示出第一实施方式的单元结构的剖面图。
图17是示出第二实施方式的单元结构的剖面图。
图18是示出第三实施方式的单元结构的剖面图。
图19是示出第四实施方式的单元结构的剖面图。
图20是示出第五实施方式的单元结构的剖面图。
图21是示出单元结构的变形例的剖面图。
图22是示出第一实施例的单元结构的剖面图。
图23是示出第二实施例的单元结构的剖面图。
图24是示出第三实施例的单元结构的剖面图。
图25是示出第四实施例的单元结构的剖面图。
图26是示出第五实施例的单元结构的剖面图。
图27是示出第五实施例的单元结构的剖面图。
具体实施方式
以下，参照附图，详细说明用于实施本发明的实例的最佳方式。
1、功函数
当说明本发明的实例时，所谓“功函数”的概念频繁出现。因此，首先说明此功函数。
为了测量在非易失性半导体存储装置的存储单元的各个层中所使用的材料的功函数，就需要微观领域中的功函数的评价技术。
这里，将采用作为扫描探针显微镜(Scanning Probe Microscopy(SPM))的一种的开尔文探针力显微镜(Kelvin Probe Force Microscopy(KPM))的评价方法(开尔文探针法)作为功函数的评价方法。
在开尔文探针法中，直接测量样品表面和探针电极(探针)之间的电位差。如果已知探针电极的功函数，就能够准确地求出样品表面的功函数。
开尔文探针法根据以下原理求出样品表面和探针电极之间的电位差。
首先，使探针电极接近样品表面，形成以两者为电极的电容器。这里，如果使探针电极振动，则由于改变电容器的电容，因此产生电荷的移动。将此电荷的移动作为交流电流检测出来。
然后，在探针电极上施加偏置电压，当样品表面和探针电极之间的电位差消除时，由于电容器两端的电位相等，因此不会产生电荷移动，也就没有交流电流流动。
因此，通过检测使交流电流成为最小的偏置电压，就能够评价样品表面的功函数。
像非易失性半导体存储装置的存储单元那样，在微观领域中必须测量功函数的情况下，原理也是相同的。在此情况下，如果使探针电极变小，就能够测量功函数。
但是，当探针电极变小时，由于交流电流变小，因此会产生不能获得充分的分辨率的问题。
因此，在开尔文探针力显微镜中，代替交流电流，利用在探针电极与样品表面之间产生的静电力。
如果在探针电极与样品表面之间不存在电位差，那么就不会产生静电力。因此，通过求出使静电力成为最小的偏置电压，就能够测量微观领域中的功函数。
然而，由于实际上在市场上销售这种开尔文探针力显微镜(评价装置)，因此，如果准备能够观察非易失性半导体存储装置的存储单元的剖面的样品，就能够容易地进行功函数的测量。
2、耦合比
本发明的实例适用于具有叠置栅极结构的存储单元的非易失性半导体存储装置。
在这种非易失性半导体存储装置中，为了即使存储单元微细化也不会降低耦合比β，首先采用增大浮置栅电极和控制栅电极所对置的面积的方法。
图1示出了此种单元结构的实例。
并且，在该图中，设行方向为字线(控制栅电极)延伸的方向，列方向为与行方向正交的方向。
这种结构的特征在于，利用控制栅电极CG来覆盖浮置栅电极FG侧面的一部分。由此，增大了浮置栅电极FG和控制栅电极CG所对置的面积，增大了存储单元的耦合比β。
但是，近年来，由于即使这样也不能使耦合比β成为想象的那样大，所以正在进行在层间多晶绝缘膜中使用高介电常数(high-k)材料来增大耦合比β的尝试。
此外，在下文中，将在浮置栅电极与控制栅电极之间配置的电极间绝缘膜统称为IPD(层间多晶硅介质)。
图2～图6示出了使用高介电常数材料时的图1的单元结构的制造方法的实例。
首先，如图2中所示，利用热氧化法，在掺杂有杂质的硅衬底(包含阱)101之上，形成厚为约7～8nm的隧道氧化摸102。此外，利用CVD(化学气相淀积)法，在隧道氧化摸102之上，依次形成厚度为约60nm的掺磷多晶硅膜103及用于加工元件隔离区域的掩模材料104。
此后，在掩模材料104之上，形成光刻胶，曝光并显影此光刻胶。然后，利用RIE(反应离子蚀刻)法，在掩模材料104上转印光刻胶的图形。此后，去除光刻胶。
此外，将掩模材料104作为掩模，利用RIE法，依次蚀刻多晶硅膜103及隧道氧化膜102，形成隔离在行方向上邻接的存储单元的浮置栅电极的缝隙105a。
接着，利用RIE法，蚀刻硅底101，在硅衬底101中，形成深度为约100nm的元件隔离沟槽105b。
然后，如图3中所示，利用CVD法，形成完全填满缝隙105a及元件隔离沟槽105b的氧化硅膜106。此外，利用CMP(化学机械抛光)法，研磨氧化硅膜106直至暴露出掩模材料104，使氧化硅膜106的表面平坦化。
此后，选择性地去除掩模材料104。
然后，如图4中所示，利用稀氢氟酸溶液，对氧化硅膜106进行回蚀刻，暴露出多晶硅膜103侧面的一部分。
此外，利用ALD(原子层淀积)法，形成覆盖多晶硅膜103的上表面及侧面的一部分的厚度为约15nm的氧化铝膜107，作为IPD。
此时，由于淀积氧化铝膜107时所使用的氧化剂的影响，在多晶硅膜103和氧化铝膜107的界面处，形成极薄的氧化硅膜108。因此，实质上，IPD就成为总厚度为约16nm的氧化铝膜107及氧化硅膜108的两层结构。
然后，如图5中所示，利用CVD法，在氧化铝膜107之上，例如，形成含有钨硅化物膜及多晶硅膜的两层结构的总厚度为约100nm的导电膜109。接着，利用CVD法，在导电膜109之上，形成掩模材料110。
此后，在掩模材料110之上形成光刻胶，曝光并显影此光刻胶。然后，利用RIE法，在掩模材料110之上转印光刻胶的图形。此后，去除光刻胶。
并且，将掩模材料110作为掩模，利用RIE法，依次蚀刻导电膜109、氧化铝膜107、氧化硅膜108、多晶硅膜103及隧道氧化膜102时，就形成浮置栅电极FG及控制栅电极CG。
然后，如图6中所示，利用热氧化法，进行在浮置栅电极FG及控制栅电极CG的表面上形成氧化硅膜111的处理之后，利用离子注入法，通过自对准，在硅衬底101的表面区域中，形成源、漏扩散层112，完成存储单元。
最后，利用CVD法，形成覆盖存储单元的层间绝缘膜113。
在利用这种制造方法形成的存储单元中，虽然能够实现增大耦合比β，但写入/擦除时浮置栅电极FG和控制栅电极CG之间的漏电流就会超过由存储器件的规格要求的基准值，存储单元特性会劣化。
3、本发明的概要
在本发明的实例中，首先，如图7中所示，由多个导电层FG1、FG2、...、FGn构成浮置栅电极FG，将多个导电层FG1、FG2、...、FGn之中除最上层之外的一个导电层作为基准层。并且，设基准层的功函数大于等于4.0eV，基准层之上的包括基准层在内的多个导电层的功函数随着朝向IPD顺序增大。
例如，设基准层为导电层(最下层)FG1的情况下，从导电层FG1朝向导电层FGn，功函数w1、w2、...、wn顺序增大。
此外，设基准层为导电层FG2的情况下，从导电层FG2朝向导电层FGn，功函数w2、...、wn顺序增大。此时，就导电层(最下层)FG1的功函数w1而言，即使比导电层FG2的功函数w2大也无妨。
这里，将基准层的功函数设为大于等于4.0eV的目的在于，在基准层中，排除具有比硅的功函数更小的功函数的导电材料。
由此，降低在IPD中产生的漏电流。特别地，如图8中所示，本发明的实例降低在浮置栅电极FG内注入电荷进行写入时所产生的漏电流、即减少从浮置栅电极FG向控制栅电极CG的电荷移动。其效果在由高介电常数(high-k)材料构成IPD的情况下非常有效。
再有，基准层由含有杂质的导电性半导体材料或金属构成，基准层上面的至少一层导电层由金属构成。
这里，所谓金属是存在自由电子的材料、或者在其能带结构中存在费米面的材料。因此，只要满足此定义，在金属中，除包含金属元素(原子)单体之外，还包含其化合物。
此外，优选的是控制栅电极CG的功函数wx比基准层的功函数更大。例如，控制栅电极由与浮置栅电极FG的最上层相同的材料构成。
此外，如图9中所示，也可以由多个导电层CG1、CG2、...、CGm构成控制栅电极CG，由具有比基准层的功函数更大的功函数的导电材料来构成控制栅电极CG的最下层CG1。
例如，由与浮置栅电极FG的最上层FGn相同的材料来构成控制栅电极CG的最下层CG1。
此情况下，如图10中所示，能够减少释放浮置栅电极FG内的电荷进行擦除时所产生的不希望的现象，即减少从控制栅电极CG向浮置栅电极FG的电荷移动。
此外，根据本发明的实例，能够使与隧道绝缘膜T-ox.接触的浮置栅电极FG的导电层(最下层)FG1的功函数变小。此情况下，由于能够增加隧道电流、即电荷的移动量，所以就能够缩短写入时间。
此外，如果由金属构成浮置栅电极FG的导电层(最下层)FG1，则由于不会产生由多晶硅构成该导电层(最下层)FG1时成为问题的耗尽层，所以提高了存储单元的特性。
在根据本发明的实例的结构中，由于能够增大“0”单元/“1”单元的阈值电压的变化幅度，所以例如在多值化中是有效的。
4、本发明的原理
下面说明本发明的原理。
这里，虽然说明了作为IPD使用可使漏电流显著降低的高介电常数(high-k)材料的情况，但首先需要说明的是，本发明的实例不限于IPD为高介电常数材料的情况。
当作为IPD使用高介电常数材料时，对存储单元进行写入/擦除时对IPD施加高电场，其中流过漏电流。这种漏电流就阻碍了经隧道绝缘膜的电荷的移动(相对于浮置栅电极的电荷的注入/释放)。
因此，就必须将此漏电流抑制到小于等于由存储器件的规格决定的基准值。
进行各种研究的结果，判明了此基准值为在写入操作马上结束之前流过隧道绝缘膜的电流的约1/10的值。
例如，当隧道绝缘膜的膜厚为约7.5nm、耦合比β为约0.6时，在IPD上施加的有效电场为约19M(mega)V/cm。此情况下的基准值为约5×10-6A/cm2，容许的IPD漏电流密度成为小于等于此值的值。有效电场用“电荷的面密度/SiO2的介电常数”表示。
这里，作为IPD，由于在现阶段例如铪铝酸盐(HfAlOx)是有力的候补材料，所以在下文中采用将铪铝酸盐作为栅绝缘膜的MOS电容器进行实验。
作为样品，将厚度为约20nm的铪铝酸盐(HfAlOx)作为栅绝缘膜，将构成栅电极的材料的种类作为参数，施加负极性的栅极电压来评价漏电流-电压特性。
图11示出了作为评价结果的漏电流-电压特性。
由此可知，漏电流根据栅电极的功函数而变化。例如，作为栅电极，当使用功函数为约4eV的n+型多晶硅时，有效电场19MV/cm中的漏电流密度就成为约5×10-5A/cm2。
再有，在作为栅电极使用功函数与n+型多晶硅的功函数几乎相同值的铝的情况下，也能够获得几乎相同的结果。
另一方面，作为栅电极，当使用功函数不足约5eV的钼时，在有效电场19MV/cm中的漏电流密度就成为约2×10-7A/cm2。
如此，通过使栅电极的功函数比半导体衬底(包含阱)的电子亲和力更大，能够减少漏电流，并能够将漏电流减少至小于等于由存储器件的规格所要求的基准值。
此外，当施加正极性的栅极电压来评价漏电流-电压特性时(其它杂件与上述条件相同)，可知漏电流密度并不依赖于构成栅电极的材料。
此情况下，有效电场19MV/cm中的漏电流密度就不取决于构成栅电极的材料，为约6×10-5A/cm2。
此值与前面在多晶硅栅电极上施加负极性的栅极电压时的结果几乎相同。此时不存在通过控制构成栅电极的材料的功函数而降低漏电流的效果。
根据上述实验结果，通过使注入电子的阴极侧的栅电极的功函数比半导体衬底的导带的电子亲和力(从导带底部至真空能级的能量差)更大，降低在IPD(例如，高介电常数材料)中流动的漏电流。
因此，在重复进行写入/擦除的非易失性半导体存储装置中，对于浮置栅电极或控制栅电极中的任一个，优选使用具有大的功函数的材料。
但是，在NAND型快闪存储器的情况下，优选的是浮置栅电极和控制栅电极这两者都由具有大的功函数的材料构成。
这是因为，在NAND型快闪存储器中，通过使FN隧道电流流过隧道绝缘膜来一起进行写入及擦除。此外，虽然在IPD的电子注入侧(阴极侧)中存在具有大功函数的材料的情况下能够实现漏电流的减少效果，但在NAND型快闪存储器中，根据写入及擦除，IPD的浮置栅电极电极侧成为阴极侧，或者IPD的控制栅电极侧成为阴极侧。
如上所述，作为IPD，相对介电常数为15～30范围内的铪铝酸盐(HfAlOx)是有力的候补材料。
其理由是由于相对介电常数适当地高、而且与硅工艺的兼容性优良。
这里，应注意，当IPD的相对介电常数过低时，就不能获得漏电流减少的效果，反之，当IPD的相对介电常数过高时，相邻两个存储单元之间的干扰变大。
由此，作为IPD，上述铪铝酸盐(HfAlOx)当然适合，此外相对介电常数处于15～30范围内的材料也是适合的。
作为如上所述的材料，存在含有选自Al、Hf、La、Y、Ce、Ti、Zr、Si的至少一种元素的材料的氧化物、氮化物或氮氧化物。
由此，通过使电子注入的阴极侧的栅电极的功函数比半导体衬底的导带的电子亲和力更大，能够降低在IPD中流动的漏电流。
但是，要求浮置栅电极的功函数保持在半导体衬底的电子亲和力程度的大小。
其理由是因为，虽然为了消除在浮置栅电极中存储的电荷，必须使电荷从浮置栅电极经过隧道绝缘膜向沟道移动，但当浮置栅电极的功函数大时，此移动就变困难。
因此，关于浮置栅电极，采用含有在IPD侧配置的具有大功函数的材料和在隧道绝缘膜侧配置的具有小功函数的材料的叠置结构。
此外，在浮置栅电极的内部不产生由耗尽层引起的电容这一点也很重要。这是因为，当因这种耗尽层而产生电容时，就会降低存储单元的耦合比β，并使写入/擦除特性劣化。
不产生由此耗尽层引起的电容的一种方法是由金属构成浮置栅电极。
此外，还有一种方法，就是使浮置栅电极成为金属和含有掺杂剂(杂质)的导电性半导体材料的叠置结构。导电性半导体材料是以硅为主的材料，例如为硅、在硅中添加锗的材料等。
根据后一种方法，由于与隧道绝缘膜接触的材料是导电性半导体材料，所以隧道绝缘膜的可靠性就不会劣化。
但是，当在金属及导电性半导体材料之间形成特基势垒时，在导电性半导体材料内部扩展耗尽层，就会降低存储单元的耦合比β。
解决此问题的一个方案是由多种材料来构成形成浮置栅电极的金属。
例如，浮置栅电极含有与隧道绝缘膜接触的导电性半导体材料、导电性半导体材料侧的具有小功函数的材料和IPD侧的具有大功函数的材料。
但是，要使作为金属的多种材料全部具有比导电性半导体材料功函数大的功函数。
由此，由于在浮置栅电极内的多个导电层之间所产生的功函数差，在高晶格离子密度的各金属彼此之间变大、在金属和导电性半导体材料之间变小，所以导电性半导体材料内的耗尽层就不会大范围伸展、也不会降低存储单元的耦合比β。
此外，还有一种方案是使金属的功函数和导电性半导体材料的掺杂剂(杂质)浓度保持为适当的关系。
关于这点，利用模拟进行研究的结果，可知通过将浮置栅电极内的金属的功函数设定为大于等于4.4eV的值，且将导电性半导体材料的掺杂剂(杂质)浓度设定为大于等于5×1019cm-3的值，就能够抑制耦合比β的下降。
以下说明此研究中模拟的细节。
如图12中所示，假设一维的存储单元结构，联立求解泊松方程式和电流连续式，计算出存储单元的阈值电压随时间的变化。
在此计算中，金属/多晶硅界面的肖特基势垒实质上增加了隧道绝缘膜的厚度，IPD的漏电流则依赖于阴极电极侧的金属的功函数。
此外，在隧道绝缘膜中流动的电流使用FN(Fowler-Nordheim)隧道电流的实验式。
在此模拟中所使用的存储单元由以下部分构成：p型硅衬底上的厚度为约7.5nm的SiO2膜；其上的浮置栅电极；其上的厚度为约25nm、且相对介电常数为约20的IPD(例如，HfAlOx)；以及其上的控制栅电极。
此结构的耦合比β为0.6。此存储单元结构通常出现在55nm的等比例法则以后的器件中。
对于这种存储单元结构，计算出作为控制栅电压施加19V时的阈值电压随时间的变化。
图13示出了其计算结果。
在该图中，虽然比较示出了考虑IPD的漏电流的情况(◆)与未考虑IPD的漏电流的情况(■)，但可知，当在IPD中产生漏电流时，阈值电压不会变化到稳定值或稳定值以上。
此稳定值给出了存储单元的写入能力的指标。
因此，调查当浮置栅电极的功函数产生各种变化时阈值电压的偏移量ΔVth如何变化。
如图14中所示，由于作为决定ΔVth的主要因素，存在漏电流和肖特基势垒电容这两个因素，且带来彼此相反的效果，所以就必须调查最佳条件。
图15示出了模拟结果的汇总。
这里，阈值偏移量ΔVth的“基准点”表示浮置栅电极的功函数为4.0eV的n+型多晶硅的情况，在能够获得大于该基准点的阈值偏移量的情况下，判断为提高存储单元的写入特性。
根据此计算结果，可知以下情况。
其一是，阈值偏移量ΔVth是否大于基准点，大大地依赖于多晶硅的掺杂剂(杂质)浓度。如果掺杂剂(杂质)浓度大于等于5×1019cm-3，阈值电压的偏移量ΔVth就不会低于基准点。
此外，在此条件下，当浮置栅电极的功函数大于等于4.4eV时，就能够使漏电流小于等于基准值，显示出写入特性的改善。
因此，作为总结，关于浮置栅电极，优选的是隧道绝缘膜侧的导电性半导体材料的掺杂剂(杂质)浓度大于等于5×1019cm-3，IPD侧的金属的功函数大于等于4.4eV。
下面总结本发明的效果。
通过在浮置栅电极与IPD之间的界面处配置功函数大的导电性材料，能够抑制从浮置栅电极向控制栅电极释放电子的现象。
此外，通过在控制栅电极与IPD之间的界面处配置功函数大的导电性材料，能够抑制从控制栅电极向浮置栅电极注入电子的现象。
因此，能够降低在快闪存储器的操作中进行重要写入/擦除时的漏电流。
此外，如果使浮置栅电极与隧道绝缘膜之间界面处的功函数与n+型多晶硅和氧化硅膜之间界面处的功函数相同，或保持为与其相同程度，就不会使快闪存储器擦除时的隧道电流减少。
并且，如果与浮置栅电极的隧道绝缘膜接触的部分为金属材料，就不会在浮置栅电极下面产生耗尽层，从而提高写入/擦除特性。
如上所述，如果降低IPD的漏电流，则由于能够增大写入状态和擦除状态的存储单元的阈值电压的空间(差)，所以能够利用此差实现快闪存储器的多值化。
5、实施方式
(1)第一实施方式
图16示出了与第一实施方式有关的非易失性半导体存储装置。
为了防止在IPD(例如，高介电常数(high-k)材料)中产生漏电流，有效的是采用利用大功函数的材料夹持IPD的结构，例如“金属(CG)/绝缘体(high-k)/金属(FG)结构”。
但是，为了确保沟道和浮置栅电极之间的隧道绝缘膜(栅绝缘膜)的可靠性，必须采用例如作为浮置栅电极使用含有n型杂质的导电性多晶硅的“多晶硅(FG)/绝缘体(T-ox.)结构”。
因此，在第一实施方式中，浮置栅电极采用含有与隧道绝缘膜(T-ox.)接触的导电性多晶硅(poly-Si)和与IPD(例如，高介电常数(high-k)材料)接触的金属(metal·1)的叠置结构。
此金属(metal·1)选自具有比导电性多晶硅(poly-Si)、例如含有n型杂质的导电性多晶硅的功函数4.0eV更大的功函数的材料。此外，优选的是金属(metal·1)的功函数大于等于4.4eV，小于等于5.2eV。
此外，作为控制栅电极，采用金属结构。
例如，就控制栅电极而言，采用考虑了布线电阻的低电阻金属(metal·2)；以及在IPD和低电阻金属(metal·2)之间配置的、具有比含有n型杂质的导电性多晶硅的功函数4.0eV更大的功函数的金属(metal·3)的叠置结构。
此外，金属(metal·3)也可以具有比低电阻金属(metal·2)更大的功函数。
由此，不仅实现了增大具有浮置栅电极和控制栅电极的存储单元的耦合比β，而且减少了在IPD(例如，高介电常数(bigh-k)材料)中产生的写入/擦除时的漏电流。
此外，如果金属(metal·3)和金属(metal·1)由相同材料形成，就能简化工艺并能够降低制造成本。
(2)第二实施方式
图17示出了与第二实施方式有关的非易失性半导体存储装置。
在第二实施方式中，浮置栅电极度采用含有与隧道绝缘膜(T-ox.)接触的导电性多晶硅(poly-Si)、与IPD(例如，高介电常数(high-k)材料)接触的金属(metal·1-1)和导电性多晶硅(poly-Si)与金属(metal·1-1)之间的金属(metal·1-2)的叠置结构。
第二实施方式的特征在于，在导电性多晶硅(poly-Si)和IPD之间配置的金属为多层(在图17的实例中，为2层)。
多晶硅(poly-Si)和IPD之间的金属(metal·1-1、metal·1-2)的功函数随着从导电性多晶硅(poly-Si)朝向IPD依次增大。这些金属(metal·1-1、metal·1-2)的功函数选自具有比导电性多晶硅(poly-Si)、例如含有n型杂质的导电性多晶硅的功函数4.0eV更大功函数的材料。
此外，优选的是金属(metal·1-1、metal·1-2)的功函数为大于等于4.4eV，小于等于5.2eV。
由此，减少导电性多晶硅(poly-Si)与金属(metal·1-2)之间的功函数差，防止因在两者界面处产生的肖特基势垒而导致的耦合比β的下降，从而能够提高存储单元的特性。
此外，作为控制栅电极，与第一实施方式相同，采用金属结构。
例如，对于控制栅电极而言，采用考虑了布线电阻的低电阻金属(metal·2)；在IPD和低电阻金属(metal·2)之间配置的、具有比含有n型杂质的导电性多晶硅的功函数4.0eV更大的功函数的金属(metal·3)的叠置结构。
此外，金属(metal·3)也可以具有比低电阻金属(metal·2)更大的功函数。
由此，不仅实现了增大具有浮置栅电极和控制栅电极的存储单元的耦合比β，而且减少了在IPD(例如，高介电常数(high-k)材料)中产生的写入/擦除时的漏电流。
再有，如果金属(metal·3)和金属(metal·1-1)由相同材料构成，就能简化工艺并能够降低制造成本。
(3)第三实施方式
图18示出了与第三实施方式有关的非易失性半导体存储装置。
在第三实施方式中，使浮置栅电极成为含有与隧道绝缘膜(T-ox.)接触的金属(metal·1)和与IPD(例如，高介电常数(high-k)材料)接触的金属(metal·2)的叠置结构。
金属(metal·1)的功函数是大于等于硅的功函数的值，并且金属(metal·2)的功函数比金属(metal·1)的功函数更大。
金属(metal·1、metal·2)的功函数选自例如具有比含有n型杂质的导电性多晶硅的功函数4.0eV更大功函数的材料。此外，优选的是金属(metal·1、metal·2)的功函数为大于等于4.4eV，小于等于5.2eV。
此外，作为控制栅电极，采用金属结构。
例如，对于控制栅电极而言，采用考虑了布线电阻的低电阻金属(metal·3)和在IPD和低电阻金属(metal·3)之间配置的、具有比金属(metal·1)的功函数更大功函数的金属(metal·4)的叠置结构。此外，金属(metal·4)也可以具有比低电阻金属(metal·3)更大的功函数。
由此，不仅实现了增大具有浮置栅电极和控制栅电极的存储单元的耦合比β，而且减少了在IPD(例如，高介电常数(high-k)材料)中产生的写入/擦除时的漏电流。
此外，由于浮置栅电极仅仅由金属构成，所以就不会产生当浮置栅电极为导电性多晶硅时成为问题的耗尽层。由此，能够提高存储単元的特性。
再有，如果金属(metal·4)和金属(metal·2)由相同材料沟成，就能简化工艺，降低制造成本。
(4)第四实施方式
图19示出了与第四实施方式有关的非易失性半导体存储装置。
第四实施方式是第一实施方式的应用例。
第四实施方式的特征在于，在隧道绝缘膜(T-ox.)和导电性多晶硅(poly-Si)之间配置金属(metal·4)，其它方面与第一实施方式相同。
金属(metal·4)防止了因在导电性多晶硅(poly-Si)中产生的耗尽层所导致的存储单元特性劣化。
不特别限制金属(metal·4)的功函数。例如，金属(metal·4)也可以比导电性多晶硅(poly-Si)、例如含有n型杂质的导电性多晶硅的功函数4.0eV更大。
在这种结构中，也能够实现增大存储单元的耦合比β，而且能够减少在IPD(例如，高介电常数(high-k)材料)中产生的写入/擦除时的漏电流。
(5)第五实施方式
图20示出了与第五实施方式有关的非易失性半导体存储装置。
第五实施方式是第二实施方式的应用例。
第五实施方式的特征在于，在隧道绝缘膜(T-ox.)和导电性多晶硅(poly-Si)之间配置金属(metal·1-3)，其它方面与第二实施方式相同。
金属(metal·1-3)防止了因在导电性多晶硅(poly-Si)中产生的耗尽层所导致的存储单元特性劣化。
不特别限制金属(metal·1-3)的功函数。例如，金属(metal·1-3)也可以比导电性多晶硅(poly-Si)、例如含有n型杂质的导电性多晶硅的功函数4.0eV更大。
在这种结构中，也能够实现增大存储单元的耦合比β，而且能够减少在IPD(例如，高介电常数(high-k)材料)中产生的写入/擦除时的漏电流。
(6)其它
本发明的实例没有限定存储单元的浮置栅电极及控制栅电极的形状。
例如，如图21(b)所示，也可以是浮置栅电极FG从元件隔离绝缘层STI突出，控制栅电极CG覆盖浮置栅电极FG侧面的一部分的结构。
也可以为在元件隔离绝缘层STI上存在浮置栅电极FG的端部的鸥翼状。
此外，如图21(c)所示，也可以是浮置栅电极FG的上表面和元件隔离绝缘层STI的上表面实质上一致的结构。
再有，图21(a)所示的列方向的剖面形状，对于图21(b)及(c)的结构是相同的。
关于构成浮置栅电极的多晶硅(poly-Si)，可以代替为TaSiN等含有金属的材料。
6、材料例
在与本发明实例有关的非易失性半导体存储装置中，隧道绝缘膜上的浮置栅电极由多个第一导电层构成。
多个第一导电层的最下层(与隧道绝缘膜接触的层)由含有选自Si、Ta、Hf、Zr、Al、Ti之中的一种或一种以上的元素的材料、或这些材料的氮化物、碳化物、硅化物、硅氮化物或硅碳氮化物构成。
例如，多个第一导电层的最下层由Si、Hf、Zr、Al、Ti、Ta、TaSix、TaC、TaN、TiN、TaSiN、HfSix、HfSiN等构成。
多个第一导电层的最下层为硅化物的情况下，硅化物的组成是Si的原子数大于等于金属原子的原子数。
例如，多个第一导电层的最下层由富硅硅化物MSix构成的情况下，x≥1。其中，M表示金属。
多个第一导电层的最上层(与IPD接触的层)由以下材料构成：含有选自Pt、W、Ir、Ru、Re、Mo、Ti、Ta、Ni、Co之中的一种或一种以上元素的材料；含有选自Pt、W、Ti、Ta、Ni、Co之中的一种或一种以上元素的材料的硅化物；含有选自W、Ti、Ta之中的一种或一种以上元素的材料的碳化物；含有选自W、Mo、Ti、Ta之中的一种或一种以上元素的材料的氮化物；含有Ti的材料的硅氮化物；含有选自Ir、Ru之中的一种或一种以上元素的材料的氧化物；或它们的化合物或混合物。
例如，多个第一导电层的最上层由Pt、W、Ir、IrO2、Ru、RuO2、Re、TaC、TaN、Mo、MoNx、MoSix、TiN、TiC、TiSiN、TiCN、Ni、NixSi、PtSix、WC、WN、WSix等构成。
多个第一导电层的最上层为硅化物的情况下，硅化物的组成是金属原子的原子数大于等于Si原子数。
例如，多个第一导电层的最上层由富金属硅化物MSix构成的情况下，x≤1。其中，M表示金属。
控制栅电极或在控制栅电极含有多个第二导电层的情况下其最下层(与IPD接触的层)由以下材料构成：含有选自Pt、W、Ir、Ru、Re、Mo、Ti、Ta、Ni、Co之中的一种或一种以上元素的材料；含有选自Pt、W、Ti、Ta、Ni、Co之中的一种或一种以上元素的材料的硅化物；含有选自W、Ti、Ta之中的一种或一种以上元素的材料的碳化物；含有选自W、Mo、Ti、Ta之中的一种或一种以上元素的材料的氮化物；含有Ti的材料的硅氮化物；含有选自Ir、Ru之中的一种或一种以上元素的材料的氧化物；或它们的化合物或混合物。
例如，控制栅电极或在控制栅电极含有多个第二导电层的情况下其最下层由Pt、W、Ir、IrO2、Ru、RuO2、Re、TaC、TaN、Mo、MoNx、MoSix、TiN、TiC、TiSiN、TiCN、Ni、NixSi、PtSix、WC、WN、WSix等构成。
多个第二导电层的最下层为硅化物的情况下，硅化物的组成是金属原子的原子数大于等于Si原子数。
例如，多个第二导电层的最下层由富金属硅化物MSix构成的情况下，x≤1。其中，M表示金属。
控制栅电极的多个第二导电层的最下层也可以由与浮置栅电极的多个第一导电层的最上层相同的材料构成。
IPD为含有选自Al、Hf、La、Y、Ce、Ti、Zr、Si之中的至少一种元素的材料的氧化物、氮化物或氮氧化物。
虽然认为IPD为高介电常数(high-k)材料或含有此材料的叠层结构是有效的，但不限定于此。例如，也可以是氧化硅、氮化硅、氮氧化硅或它们的叠层结构。
但是，在IPD中使用高介电常数材料的情况下，优选的是，IPD含有三层或三层以上的层，三层或三层以上的层中与浮置栅电极及控制栅电极两者都不接触的层为含有选自Al、Hf、La、Y、Ce、Ti、Zr、Si之中的至少一种元素的材料的氧化物、氮化物或氮氧化物。
这是因为，当仅仅由高介电常数材料来构成IPD时，会存在因载流子俘获及释放而产生保持特性劣化的可能性。通过利用氧化膜及氮化膜等的绝缘膜夹持高介电常数材料，能够改善保持特性。
具体地，作为IPD，采用SiO2/高介电常数材料/SiO2、SiON/高介电常数材料/SiON、Si3N4/SiO2/高介电常数材料/SiO2/Si3N4、Si3N4/SiON/高介电常数材料/SiON/Si3N4等的叠层结构。
此外，TaC及TaN可以按其制造方法在宽范围内改变功函数。因此，例如被列举为能够在浮置栅电极的多个第一导电层的最下层和最上层这两者中使用的材料。
7、实施例
(1)第一实施例
图22示出了与第一实施例有关的存储单元的结构。
在p型硅衬底之上，形成作为隧道绝缘膜(栅绝缘膜)的氮氧化硅膜(SiON)。在氮氧化硅膜之上，形成作为导电性半导体材料的TaSiN。在TaSiN之上，形成作为金属材料的WN。浮置栅电极FG由TaSiN和WN的叠层构成。
在浮置栅电极FG之上，形成作为IPD的高介电常数(high-k)材料、HfAlOx(组成：Hf/(Hf+Al)＝0.6)。在HfAlOx之上，形成由WN和W的叠层构成的控制栅电极CG。
这里，将SiON的厚度设定为例如约7～8nm范围内的值，将TaSiN和WN的厚度例如都设定为约30～60nm范围内的值。将HfAlOx厚度设定为例如约20～30nm范围内的值。
这里，必须注意，构成浮置栅电极FG的各个材料的总厚度因单元晶体管的尺寸而受到限制。即，为了抑制单元之间的相互干扰，就必须使构成浮置栅电极FG的各个材料的总厚度相对于单元晶体管的宽度及长度中的任何一个都要小。
比外，对于功函数，TaSiN为约4.0eV，WN为约4.8～4.9eV，W为约4.5eV。W的电阻率比WN的电阻率更小。
在本实例中，虽然由TaSiN构成了构成浮置栅电极FG的2层之中的与隧道绝缘摸接触的层，但除此之外，还可以使用TaN、TiN、W、WSi等适合于n沟道MIS晶体管的金属栅极材料、或具有硅禁带中央附近的功函数的金属材料。
此外，虽然作为与IPD接触的金属材料使用WN，但除此之外，还可以使用Ru、TaC等适合于p沟道MIS晶体管的金属栅极材料、或在Au、Pt、Co、Ni、Pd、Te、Mo、Ir、Hf、Zr、Y、La等元素或化合物中的、具有比Si禁带中央部更大的功函数的材料。
此外，在本实例中，虽然作为高介电常数(high-k)材料使用铪铝酸盐，但在此情况下，当将其组成Hf/(Hf+Al)设定为约0.3～0.8范围内的值时，能够获得良好的漏电流特性和材料加工性。
作为高介电常数材料，除了HfAlOx之外，可使用含有Al、Hf、La、Y、Ce、Ti、Zr、Si之中的至少一种或一种以上元素的氧化物、氮氧化物、硅氧化物等，并且还可以使用这些材料的叠层。
作为IPD，可以细合使用高介电常数材料和氧化硅膜、氮化硅膜等的绝缘膜。例如，IPD也可以由Si3N4/SiO2/高介电常数材料/SiO2/Si3N4、Si3N4/SiON/高介电常数材料/SiON/Si3N4等的叠置结构构成。此外，在IPD与浮置栅电极FG的界面处及IPD与控制栅电极CG的界面处，也可以分别存在由极薄的绝缘材料构成的界面层。
再有，作为隧道绝缘膜，除了氮氧化硅膜(SiON)之外，也可以使用SiO2/Si3N4/SiO2、Si3N4/SiO2/Si3N4等的叠置结构、还有由高介电常数材料和硅绝缘膜构成的叠置结构。
关于图22的存储单元的制造方法，基本上能够直接适用图2～图6中所说明的制造方法。
在下文中，仅说明与图2～图6不同的步骤。
关于浮置栅电极FG的形成，使用ALD法。
首先，使用以Ta[N(CH3)2]5、MH3、SiH4为原料气体的ALD法，形成成为浮置栅电极FG的下层的TaSiN。此后，使用以WF6、MH3为原料气体的ALD法，形成成为浮置栅电极FG的上层的WN。
然后，使用以Al(CH3)3、Hf[N(CH3)2]4和H2O为原料气体的ALD法，在温度250℃的气氛中形成HfAlOx。此后，在850℃、O2、130Pa的气氛中进行退火。
关于控制栅电极CG的形成，使用ALD法和CVD法这2种方法。
首先，使用以WF6、NH3为原料气体的ALD法，形成成为控制栅电极CG的下层的WN。此后，使用以W(CO)6为原料气体的CVD法，形成成为控制栅电极CG的上层的W。
然而，在此示出的制造方法只不过是一个实例，还可以采用其他制造方法形成图22的存储单元。
例如，关于在ALD法中所使用的原料气体，也可以使用其他气体，关于ALD法和CVD法的分别使用也不特别限制。
此外，还可以利用ALD法及CVD法之外的溅射法、蒸镀法、激光烧蚀(ablation)法、MBE法等方法以及组合这些方法的方法等来形成浮置栅电极FG、控制栅电极CG及IPD。
(2)第二实施例
图23示出了与第二实施例有关的存储单元的结构。
在p型硅衬底之上，形成作为隧道绝缘膜(栅绝缘膜)的氮氧化硅膜(SiON)。在氮氧化硅膜之上，形成作为导电性半导体材料的含有n型杂质的多晶硅(n+poly-Si)。在n+poly-Si之上，形成作为金属材料的TiN和WN。浮置栅电极FG由n+poly-Si、TiN及WN的叠层构成。
在浮置栅电极FG之上，形成作为高介电常数(high-k)材料的HfAlOx(组成：Hf/(Hf+Al)＝0.6)。HfAlOx作为IPD起作用。在HfAlOx之上，形成由WN和W的叠层构成的控制栅电极CG。
这里，将SiON的厚度设定为例如约7～8nm范围内的值，将n+poly-Si的厚度设定为例如约30nm，将TiN和WN的厚度例如都设定为约20～30nm范围内的值。将HfAlOx的厚度设定为例如约20～30nm范围内的值。
此外，对于功函数，n+poly-Si为约4.0eV，TiN为约4.6eV，WN为约4.8～4.9eV，W为约4.5eV。W的电阻率比WN的电阻率更小。
在本实例中，虽然由TiN构成浮置栅电极FG内的金属材料的下层，但除此之外，还可以使用TaN等的具有Si禁带中央附近的功函数且对于原子的扩散具有阻挡性的材料、以及具有比Si禁带中央附近的功函数更小的功函数的适合于n沟道MIS晶体管的金属栅极材料等。
此外，虽然作为与IPD接触的金属材料使用WN，但除此之外，还可以使用Ru、TaC等的适合于p沟道MIS晶体管的金属栅极材料、或在Au、Pt、Co、Ni、Pd、Te、Mo、Ir、Hf、Zr、Y、La等元素或化合物中具有比Si禁带中央部更大的功函数的材料。
此外，在本实例中，虽然作为高介电常数(high-k)材料使用铪铝酸盐，但在此情况下，当将其组成Hf/(Hf+Al)设定为约03～0.8范围内的值时，能获得良好的漏电流特性和材料加工性。
作为高介电常数材料，除了HfAlOx之外，可使用含有Al、Hf、La、Y、Ce、Ti、Zr、Si之中的至少一种或一种以上元素的氧化物、氮氧化物、硅氧化物等，并且还可以使用这些材料的叠层。
作为IPD，还可以组合使用高介电常数材料和硅绝缘膜。此外，在IPD与浮置栅电极FG的界面处及IPD与控制栅电极CG的界面处，也可以分别存在由极薄的绝缘材料构成的界面层。
关于图23的存储单元的制造方法，基本上能够直接适用图2～图6中所说明的制造方法。
在下文中，仅说明与图2～图6不同的步骤。
关于浮置栅电极FG的形成，使用CVD法。
首先，使用CVD法，在温度约620℃的气氛中，形成成为浮置栅电极FG下层的掺杂了磷(P)的n+poly-Si。
此后，使用以TiCl4和NH3为原料气体的CVD法，在温度约500℃的气氛中，形成配置在n+poly-Si侧的金属材料TiN。接着，使用以W(CO)6和NH3为原料气体的CVD法，在温度约450℃气氛中，形成配置在HfAlOx侧的金属材料WN。
然后，使用以Al(CH3)3、Hf[N(CH3)2]4和H2O为原料气体的ALD法，在温度为250℃的气氛中，形成HfAlOx。此后，在850℃、O2、130Pa的气氛中进行退火。
关于控制栅电极CG的形成，也使用CVD法。
首先，使用以W(CO)6和NH3为原料气体的CVD法，在温度约450℃的气氛中，在HfAlOx之上，形成成为控制栅电极CG的下层的WN。接着，使用以W(CO)6为原料气体的CVD法，在温度约450℃的气氛中，在WN之上，形成成为控制栅电极CG的上层的W。
再有，这里所展示的制造方法只不过是一个实例，也可以采用其他制造方法形成图23的存储单元。
例如，关于在CVD法中所使用的原料气体，还可以使用其他气体，也可以使用ALD法来代替CVD法。
此外，还可以利用CVD法及ALD法之外的溅射法、蒸镀法、激光烧蚀法、MBE法等方法以及组合这些方法的方法等来形成浮置栅电极FG、控制栅电极CG及IPD。
(3)第三实施例
图24示出了与第三实施例有关的存储单元的结构。
在p型硅衬底之上，形成作为隧道绝缘膜(栅绝缘膜)的氮氧化硅膜(SiON)。在氮氧化硅摸之上，形成作为导电性半导体材料的含有n型杂质的多晶硅(n+poly-Si)。在n+poly-Si之上，形成作为金属材料的WN。浮置栅电极FG由n+poly-Si及WN的叠层构成。
在浮置栅电极FG之上，形成作为高介电常数(high-k)材料的HfAlOx(组成：Hf/(Hf+Al)＝0.6)。HfAlOx作为IPD起作用。在HfAlOx之上，形成由WN和W的叠层构成的控制栅电极CG。
这里，将SiON的厚度设定为例如约7～8nm范围内的值，将n+poly-Si的厚度设定为例如约60nm，将WN的厚度设定为例如约20～30nm范围内的值。将HfAlOx的厚度设定为例如约20～30nm范围内的值。
再有，关于构成浮置栅电极的各个材料层的厚度，由于与隧道绝缘膜接触的层成为主要存储电荷的层，所以优选的是此层的厚度不比其他层的厚度小。特别地，如本实例所示，在与隧道绝缘膜接触的层是半导体材料的情况下，这种考虑是必需的。
此外，对于功函数，n+poly-Si为约4.0eV，WN为约4.8～4.9eV，W为约4.5eV。W的电阻率比WN的电阻率更小。
在本实例中，虽然由WN构成浮置栅电极FG内的金属材料，但除此之外，还可以使用Ru、TaC等功函数为约5eV附近的适合于p沟道MIS晶体管的金属栅极材料、或者使用作为功函数约大于等于4.4eV的金属材料且对于原子的扩散具有阻挡性的TiN(约4.6eV)、TaN(约4.4eV)等。
作为浮置栅电极FG内的金属材料，由于功函数为约大于等于4.4eV即可，因此可以使用例如Au(约5.1eV)、Pt(约5.3eV)、Co(约5.0eV)、Ni(约5.0eV)、Pd(约5.2eV)、Mo(约4.9eV)、W(约4.5eV)等金属、或这些金属的金属化合物之中功函数大于等于4.4eV的材料。
此外，本实例中，虽然作为高介电常数(high-k)材料使用铪铝酸盐，但在此情况下，当将其组成Hf/(Hf+Al)设定为约0.3～0.8范围内的值时，能获得良好的漏电流特性和材料加工性。
作为高介电常数材料，除HfAlOx之外，还可使用含有Al、Hf、La、Y、Ce、Ti、Zr、Si之中的至少一种或一种以上元素的氧化物、氮氧化物、硅氧化物等，并且还可以使用这些材料的叠层。
作为IPD，可以组合使用高介电常数材料和硅绝缘膜。此外，在IPD与浮置栅电极FG的界面处及IPD与控制栅电极CG的界面处，也可以分别存在由极薄的绝缘材料构成的界面层。
关于图24的存储单元的制造方法，基本上能够直接适用图2～图6中所说明的制造方法。
在下文中，仅说明与图2～图6不同的步骤。
首先，使用CVD法，在温度约620℃的气氛中，形成成为浮置栅电极FG下层的掺杂了磷(P)的n+poly-Si。此时，调整作为原料气体的硅烷与磷化氢的比率，以使n+poly-Si中的磷浓度成为约1×1020cm-3。
此外，作为淀积n+poly-Si的方法，除此之外，还可以采用顺序(sequential)法。此方法交替重复进行单独利用SiH4的非掺杂多晶硅的成膜和单独利用稀释的PH3的磷吸附，能够精密控制浮置栅电极FG的掺杂剂浓度和厚度。
此后，使用以W(CO)6和NH3为原料气体的CVD法，在温度约450℃的气氛中，在n+poly-Si上形成WN。
接着，使用以Al(CH3)3、Hf[N(CH3)2]4和H2O为原料气体的ALD法，在温度为250℃的气氛中，形成HfAlOx。此后，在850℃、O2、130Pa气氛中进行退火。
此后，使用以W(CO)6和NH3为原料气体的CVD法，在温度为约450℃的气氛中，在HfAlOx之上，形成成为控制栅电极CG下层的WN。接着，使用以W(CO)6作为原料气体的CVD法，在温度为约450℃气氛中，在WN之上，形成成为控制栅电极CG上层的W。
再有，这里所展示的制造方法只不过是一个实例，还可以采用其他制造方法形成图24的存储单元。
(4)第四实施例
图25示出了与第四实施例有关的存储单元的结构。
在p型硅衬底之上，形成作为隧道绝缘膜(栅绝缘膜)的氮氧化硅膜(SiON)。在氮氧化硅膜之上，形成作为导电性半导体材料的含有n型杂质的多晶硅(n+poly-Si)。在n+poly-Si之上，形成作为金属材料的WSi。浮置栅电极FG由n+poly-Si及WSi的叠层构成。
在浮置栅电极FG之上，作为IPD，形成高介电常数(high-k)材料、HfAlOx(组成：Hf/(Hf+Al)＝0.6)。在HfAlOx之上，形成由WSi和W的叠层构成的控制栅电极CG。
这里，将SiON的厚度设定为例如约7～8nm范围内的值，将n+poly-Si的厚度设定为例如约60nm，将WSi的厚度设定为例如约50nm。将HfAlOx的厚度设定为例如约20～30nm范围内的值。
此外，对于功函数，n+poly-Si为约4.0eV，WSi为约4.4～4.6eV，W为约4.5eV。W的电阻率比WSi的电阻率更小。
在本实例中，虽然由WSi构成浮置栅电极FG内的金属材料，但除此之外，在注意耐热性的基础上，还可以使用CoSi2、NiSi等其它硅化物材料。
此外，在本实例中，虽然作为高介电常数(high-k)材料使用铪铝酸盐，但在此情况下，当将其组成Hf/(Hf+Al)设定为约0.3～0.8范围内的值时，能够获得良好的漏电流特性和材料加工性。
作为高介电常数材料，除了HfAlOx之外，还可使用含有Al、Hf、La、Y、Ce、Ti、Zr、Si之中的至少一种或一种以上元素的氧化物、氮氧化物、硅氧化物等，并且还可以使用这些材料的叠层。
作为IPD，可以组合使用高介电常数材料和硅绝缘膜。此外，在IPD与浮置栅电极FG的界面处及IPD与控制栅电极CG的界面处，也可以分别存在由极薄的绝缘材料构成的界面层。
关于图25的存储单元的制造方法，基本上能够直接适用图2～图6中所说明的制造方法。
在下文中，仅说明与图2～图6不同的步骤。
首先，使用CVD法，在温度为约620℃的气氛中，形成作为浮置栅电极FG下层的掺杂磷(P)的n+poly-Si。
此后，使用以W(CO)6为原料气体的CVD法，在n+poly-Si之上，形成W。然后，进行第一次退火，使W与Si反应而形成准稳定相的WSi，利用湿法处理去除未反应的W。接着，进行第二次退火，转变为稳定相的WSi。
然后，使用以Al(CH3)3、Hf[N(CH3)2]4和H2O为原料气体的ALD法，在温度为250℃的气氛中，形成HfAlOx。此后，在850℃、O2、130Pa的气氛中进行退火。
然后，使用CVD法，在温度为约620℃的气氛中，在HfAlOx之上，形成厚度为约50nm的掺杂磷(P)的n+poly-Si。
此后，使用以W(CO)6为原料气体的CVD法，在n+poly-Si之上，以足够的厚度形成作为低电阻金属的W。然后，进行第一次退火，使W与Si反应，形成准稳定相的WSi，接着，进行第二次退火，转变为稳定相的WSi。
此外，这里所展示的制造方法只不过是一个实例，还可以采用其他制造方法形成图25的存储单元。
例如，用于形成硅化物层(WSi)的退火也可以与源、漏扩散层的活化退火一体化。
(5)第五实施例
图26及图27示出了与第五实施例有关的存储单元的结构。
第五实施例涉及NAND型快闪存储器的单元组件(cell unit)。单元组件内的各个存储单元具有与第一实施例的存储单元相同的结构。
此单元组件的特征在于，就列方向而言，如图26中所示，存储单元串联连接。此外，就行方向而言，具有以下特点：浮置栅电极的上表面与元件隔离绝缘层(STI)的上表面几乎一致，在它们之上配置有作为IPD的高介电常数(high-k)材料、HfAlOx。
由于在NAND型快闪存储器的情况下，存储单元的微细化明显，所以这种单元组件的结构是用于抑制相邻单元之间所产生的寄生电容并获得高耦合比的技术之一。
此外，关于浮置栅电极，为了进一步减少相邻单元之间的干扰，在浮置栅电极的厚度、长度及宽度分别为TFG、L及W的情况下，优选的是TFG＜L且TFG＜W。这是因为浮置栅电极的厚度TFG决定了在相邻单元之间所产生的电容器的大小。
并且，在NAND型快闪存储器的存储单元中，构成浮置栅电极的多个导电层之中，主要由与隧道绝缘膜接触的导电层(最下层)存储电荷。
因此，优选的是构成浮置栅电极的多个导电层的最下层在这些多个导电层中最厚。
特别地，这个条件在与隧道绝缘膜接触的导电层(最下层)为导电性半导体材料的情况下是有效的。
8、应用例
本发明的实例可适用于所有具有叠置栅极结构的存储单元的非易失性半导体存储装置。
例如，本发明的实例是在NAND型、NOR型、AND型、DINOR型、融合了NOR型和NAND型的优点的NANO型、还有具有由2个选择晶体管夹持一个存储单元的结构的3Tr-NAND型等中是有效的技术。
9、结论
根据本发明的实例，即使使用用于增大耦合比的高介电常数(high-k)材料作为IPD，由于在浮置栅电极与IPD之间以及在控制栅电极与IPD之间配置金属作为具有大的功函数的材料，也能够减少在写入/擦除时在IPD中流动的漏电流。
此外，也能够实现降低读出时的漏电流和提高数据保持(retention)特性等。
并且，对于具有大的功函数的金属，阶段性或少其功函数使其接近多晶硅的功函数而抑制在浮置栅电极内产生的耗尽层电容，由此能够防止因耗尽层电容引起的电位下降所导致的存储单元的耦合比下降。
由此，根据本发明的实例，即使使存储单元微细化、也能够同时实现增大耦合比和减少漏电流。
本发明的实例不限于上述实施方式，在不脱离本发明的宗旨范围之内，还能够改变并具体化各个组成要素。此外，通过适当组合上述实施方式中所公开的多种构成要素就能够构成各种各样的发明。例如，也可以从上述实施方式中所公开的全部构成要素中剔除几种构成要素，也可以适当组合不同实施方式的构成要素。
Claims (21)
1、—种非易失性半导体存储装置，其特征在于，包括：
在半导体衬底内配置的源、漏扩散层；在上述源、漏扩散层之间的沟道之上配置的第一绝缘膜；在上述第一绝缘膜上配置的、含有叠置的多个第—导电层的浮置栅电极；在上述浮置栅电极之上配置的第二绝缘膜；以及在上述第二绝缘膜之上配置的控制栅电极，在将上述多个第一导电层之中的除了最上层之外的一个第一导电层作为基准层的情况下，上述基准层的功函数大于等于4.0eV，上述基准层之上的包括上述基准层在内的多个第—导电层的功函数随着朝向上述第二绝缘膜依次增大。
2、根据权利要求1所述的非易失性半导体存储装置，其特征在于，
上述基准层由含有杂质的导电性半导体材料构成，上述基准层上面的至少一层第一导电层由金属构成。
3、根据权利要求2所述的非易失性半导体存储装置，其特征在于，
上述杂质是n型杂质，上述导电性半导体材料是多晶硅，上述n型杂质的掺杂浓度大于等于5×1019cm-3。
4、根据权利要求1所述的非易失性半导体存储装置，其特征在于，
上述基准层及其上面的至少一层第一导电层由金属构成。
5、根据权利要求1～4中任一项所述的非易失性半导体存储装置，其特征在于，
上述多个第一导电层的最下层由含有杂质的导电性半导体材料构成。
6、根据权利要求1～4中任一项所述的非易失性半导体存储装置，其特征在于，
上述基准层及其上面的至少一层第一导电层的功函数包含在4.0eV～5.2eV的范围内。
7、根据权利要求6所述的非易失性半导体存储装置，其特征在于，
上述基准层上面的至少一层第一导电层的功函数大于等于4.4eV。
8、据权利要求1～4中任一项所述的非易失性半导体存储装置，其特征在于，
上述控制栅电极由功函数比上述基准层的功函数大的导电材料构成。
9、根据权利要求1～4中任一项所述的非易失性半导体存储装置，其特征在于，
上述控制栅电极由与上述多个第一导电层的最上层相同的材料构成。
10、根据权利要求1～4中任一项所述的非易失性半导体存储装置，其特征在于，
上述控制栅电极含有叠置的多个第二导电层，上述多个第二导电层的最下层由功函数比上述基准层的功函数大的导电材料构成。
11、根据权利要求10所述的非易失性半导体存储装置，其特征在于，
上述多个第二导电层的功函数随着朝向上述第二绝缘膜依次增大。
12、根据权利要求10所述的非易失性半导体存储装置，其特征在于，
上述多个第二导电层的电阻率随着远离上述第二绝缘膜依次减少。
13、根据权利要求10所述的非易失性半导体存储装置，其特征在于，
上述多个第二导电层的最下层由与上述多个第一导电层的最上层相同的材料构成。
14、根据权利要求1～4中任一项所述的非易失性半导体存储装置，其特征在于，
在上述浮置栅电极的厚度、长度及宽度分别为TFG、L及W的情况下，TFG＜L且TFG＜W。
15、根据权利要求1～4中任一项所述的非易失性半导体存储装置，其特征在于，
上述多个第一导电层的最下层在上述多个第一导电层中最厚。
16、根据权利要求1～4中任一项所述的非易失性半导体存储装置，其特征在于，
上述多个第一导电层的最下层由含有选自Si、Ta、Hf、Zr、Al、Ti之中的一种或一种以上元素的材料或这些材料的氮化物、碳化物、硅化物、硅氮化物或硅碳氮化物构成。
17、根据权利要求16所述的非易失性半导体存储装置，其特征在于，
在上述多个第一导电层的最下层为硅化物的情况下，上述硅化物的组成是Si的原子数大于等于金属原子的原子数。
18、根据权利要求1～4中任一项所述的非易失性半导体存储装置，其特征在于，
上述多个第一导电层的最上层由以下材料构成：含有选自Pt、W、Ir、Ru、Re、Mo、Ti、Ta、Ni、Co之中的一种或一种以上元素的材料；含有选自Pt、W、Ti、Ta、Ni、Co之中的一种或一种以上元素的材料的硅化物；含有选自W、Ti、Ta之中的一种或一种以上元素的材料的碳化物；含有选自W、Mo、Ti、Ta之中的一种或一种以上元素的材料的氮化物；含有Ti的材料的硅氮化物；含有选自Ir、Ru之中的一种或一种以上元素的材料的氧化物；或者这些材料的化合物或混合物。
19、根据权利要求18所述的非易失性半导体存储装置，其特征在于，
在上述多个第一导电层的最上层为硅化物的情况下，上述硅化物的组成是金属原子的原子数大于等于Si的原子数。
20、根据权利要求1～4中任一项所述的非易失性半导体存储装置，其特征在于，
上述第二绝缘膜是含有选自Al、Hf、La、Y、Ce、Ti、Zr、Si之中的至少一种元素的材料的氧化物、氮化物或氮氧化物。
21、根据权利要求1～4中任一项所述的非易失性半导体存储装置，其特征在于，
上述第二绝缘膜由三层或三层以上的层构成，上述三层或三层以上的层之中与上述浮置栅电极和上述控制栅电极这两者都不接触的层是含有选自Al、Hf、La、Y、Ce、Ti、Zr、Si之中的至少一种元素的材料的氧化物、氮化物或氮氧化物。
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