CN106104803A - 金属浮栅复合3d nand存储器装置和相关方法 - Google Patents

金属浮栅复合3d nand存储器装置和相关方法 Download PDF

Info

Publication number
CN106104803A
CN106104803A CN201480062883.7A CN201480062883A CN106104803A CN 106104803 A CN106104803 A CN 106104803A CN 201480062883 A CN201480062883 A CN 201480062883A CN 106104803 A CN106104803 A CN 106104803A
Authority
CN
China
Prior art keywords
metal level
layer
floating
unit post
gate material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480062883.7A
Other languages
English (en)
Other versions
CN106104803B (zh
Inventor
F·A·辛塞克-埃格
N·拉马斯瓦米
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN106104803A publication Critical patent/CN106104803A/zh
Application granted granted Critical
Publication of CN106104803B publication Critical patent/CN106104803B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)

Abstract

提供一种具有改良的制程余裕和增强的性能的3D NAND存储器结构。这样的存储器结构可包括：安置于第一绝缘层和第二绝缘层之间的控制栅极材料和浮动栅极材料、安置于控制栅极材料和浮动栅极材料之间的金属层、安置于金属层和控制栅极材料之间的多晶层间介电(IPD)层，使得该IPD层将控制栅极材料与浮动栅极材料电隔离，以及相对控制栅极材料而耦合于浮动栅极材料的隧道介电材料。

Description

金属浮栅复合3D NAND存储器装置和相关方法
背景技术
存储器结构是为各种电子装置提供数据存储的集成电路。存储器可包括在未供电时失去所存储信息的易失性存储器结构(例如，RAM-随机存取存储器)，和即使在未供电时仍保留所存储信息的非易失性存储器结构。这样的非易失性存储器的一个示例为快闪存储器。非易失性快闪存储器可在各钟便携式装置中使用，并且能够利于在从一个电子装置向另一电子装置传输数据时使用，其中在物理传输期间不供应电力。
附图说明
图1是根据一发明实施例的存储器结构的截面示意图；
图2是根据一发明实施例的示例性的3D NAND存储器单元的截面示意图；
图3是根据一发明实施例的制作3D NAND存储器单元的方法流程图；
图4A是根据一发明实施例的在制造过程中的3D NAND存储器单元的截面示意图；
图4B是根据一发明实施例的在制造过程中的3D NAND存储器单元的截面示意图；
图4C是根据一发明实施例的在制造过程中的3D NAND存储器单元的截面示意图；和
图4D是根据一发明实施例的在制造过程中的3D NAND存储器单元的截面示意图。
具体实施方式
虽然以下的详细描述出于说明的目的而包含许多具体细节，但是本领域的普通技术人员将了解，可作出对以下细节的许多变形和修改并且该变形和修改被视为包括于本文中。
因此，以下实施例是在任何所述权利要求的普遍性没有发生任何损失并且 不会对任何所述权利要求加以限制的情况下加以陈述。还应该理解的是，本文中所使用的术语仅是为了描述特定实施例的目的，并且不旨在具有限制性。除非另外定义，否则本文中所使用的任何技术及科学术语具有与由本领域(其是本公开所属于的)普通技术人员普遍理解的含义相同的含义。
如本说明书及所附权利要求书中所使用的，单数形式“一”、“一个”和“该”包括复数的指称对象，除非上下文另外明确指出。因此，例如，对“一层”的引用包括多个这样的层。
在本公开中，“具有”、“包含”、“含有”和“有”以及类似的可具有在美国专利法中所赋予其的含义并且可表示“包括”、“包含”及类似的，并且通常被理解为开放式用语。术语“由......组成”或“由…构成”为封闭式术语，并且可仅包括结合这样的用语并且根据美国专利法所特定列出的组件、结构、步骤或类似的。“基本上由......组成”或“基本由…组成”具有通常由美国专利法赋予其的含义。特别地，这样的术语通常为封闭式术语，其例外情况为：允许包括不会实质上影响结合其来使用的项目的基本的和新颖特性或功能的额外项目、材料、组件、步骤或元件。例如，存在于组合物中但不会影响组合物性质或特性的微量元素如果在“基本上由......组成”的语言下存在的情况下将是允许的，即使在此术语后的项目列表中未明确表述。当使用例如“包含”或“包括”的开放式术语时，应理解为也应该对“基本上由......组成”的语言以及“由......组成”的语言给予直接支持，就如同明确表述一样。
在说明书和权利要求书中的“第一”、“第二”、“第三”、“第四”及类似的术语，若存在，是用于区分相似元件并且未必是用于描述特定的顺序或时间次序。应当理解的是，如此使用的术语在适当的情况下可互换，以使得本文中所描述的实施例例如能够以不同于本文中所说明或以其它方式描述的顺序来操作。类似地，如果本文中将方法描述为包括一系列步骤，则本文中所呈现的这样的步骤的次序未必为可执行这样的步骤的唯一次序，并且可能可省略某些所述步骤，且/或可能将本文中未描述的某些其它步骤添加至该方法中。
说明书及权利要求书中的“左”、“右”、“前”、“后”、“顶部”、“底部”、“上方”、“下方”及类似的术语，若存在，是用于描述性的目的并且未必用于描述永久的相对位置。应当理解的是，如此使用的术语在适当的情况下可互换，以使得本文中所描述的实施例例如能够以不同于本文中所说明 或以其它方式描述的定向来操作。如本文中所使用的术语“耦合”被定义为以电气或非电气方式直接或间接地连接。本文中描述为彼此“相邻”的物体针对使用该词语的情境视情况可表示彼此形成实体接触、彼此紧密近邻，或彼此位于相同的一般范围或区域中。词组“在一个实施例中”或“在一个方面”在本文中的出现未必全部指代相同的实施例或方面。
如本文中所使用的，术语“大致上”指代动作、特性、性质、状态、结构、项目或结果的完整或近乎完整的范围或程度。例如，“大致上”封闭的物件将意味该物件完全封闭或近乎完全封闭。与绝对完整性的确切的可允许的偏差在一些情况下可取决于特定的情境。然而，一般来说，近乎完成将使得具有相同的整体结果，就如同获得绝对的且全部的完成一样。“大致上”的使用在以否定含义使用时同等地可用来指代动作、特性、性质、状态、结构、项目或结果的完全或近乎完全缺失。例如，“大致上没有”颗粒的组合物将完全没有颗粒，或近乎完全没有颗粒，其使得效果将与其好像完全没有颗粒相同。换句话说，“大致上没有”一成分或元素的组合物仍可实际上包含这样的项目，只要其没有可测量的效果。
如本文中所使用的，术语“约”通过假设定值可“略高于”或“略低于”端点而用于给数值范围的端点提供灵活性。
如本文中所使用的，为了便利起见，可在共同列表中呈现多个项目、结构元素、组成元素及/或材料。然而，该列表应被视为好像列表的每一成员是被单独标识为单独且唯一的成员。因此，在没有相反指示的情况下，这样的列表中没有个别成员应仅基于其在共同群组中的呈现而被视为相同列表的任何其它成员的实际等效物。
浓度、数量和其它数值数据可在本文中以范围格式表达或呈现。应当理解的是，此范围格式仅为了便利和简洁起见加以使用，且因此应灵活地理解为不仅包括明确表述为范围的限值的数值，而且包括该范围内所包括的所有单独数值或子范围，就好像明确表述了每一数值和子范围一样。作为示例，数值范围“约1至约5”应被理解为不仅包括约1至约5的明确所述值，而且包括在所指示范围内的单独值和子范围。因此，包括在该数值范围内的是：比如2、3和4的单独值及比如从1-3、从2-4和从3-5等的子范围，以及1、2、3、4和5，单独地。
该相同原理适用于表述仅一个数值来作为最小值或最大值的范围。此外，不管所描述的范围或特性的宽广度如何，此理解均应适用。
本说明书全篇中对“一示例”的引用意味着结合该示例所描述的特定特征、结构或特性包括于至少一个实施例中。因此，词组“在一示例中”在本说明书全篇的各个位置中出现未必全部指代相同的实施例。
示例实施例
技术实施例的初始综述提供如下，并且接着更详细地描述特定的技术实施例。该初始概述旨在帮助阅读者更快地理解技术，但其不旨在标识技术的关键或主要特征，也不旨在限制所请求保护的主题的范围。
3D NAND存储器通常包括多个包括浮动栅极晶体管的存储器单元。目前的3D NAND存储器单元可包括围绕中央单元柱布置于三个维度中的多个NAND存储器结构。存储器结构可通常包括浮动栅极，该浮动栅极通过称为隧道介电层(即，隧道氧化物层)的薄介电层与支撑半导体衬底电隔离。导电材料(即，控制栅极)定位成与浮动栅极相邻并且通过多晶层间介电(IPD)层与浮动栅极电隔离。多晶层间介电可为分层结构，并且在一些方面中可包括夹在两个氧化硅层之间的氮化硅层。浮动栅极通常由导电材料组成，其充当用于电荷的电荷储存元件。电荷储存元件定义与其相关联的特定晶体管的存储器状态。浮动栅极与周围的导电材料电隔离，且因此其中所储存的电荷即使在至装置的电力被中断时仍保留。
在各种3D NAND技术中已经发现，来自浮动栅极的导电材料在制造期间会脱离并积聚在单元柱的底部。这样会引起电短路，因此降低装置的效率。通过在制造期间使金属层与浮动栅极材料相关联，可以减少或消除位于单元柱底部或靠近单元柱底部的缺陷和碎片，这样会增加装置的效率和性能。
因此，在如图1所示的一个方面中，提供了一种具有改良的制程余裕(processmargin)和增强的性能的NAND存储器结构102。存储器结构可包括安置于第一绝缘层108与第二绝缘层110之间的控制栅极材料104和浮动栅极材料106。金属层112位于控制栅极材料104与浮动栅极材料106之间，以使得金属层112沿浮动栅极材料106的至少三个侧面安置或包覆在浮动栅极材料106的至少三个侧面周围。多晶层间介电(IPD)层114安置于金属层112与控制栅极材料104之 间，以使得IPD层114将控制栅极材料104与浮动栅极材料106电隔离。IPD层114沿金属层112的至少三个侧面安置或包覆在金属层112的至少三个侧面周围。该结构可进一步包括隧道介电材料116，其相对控制栅极材料104而耦合至浮动栅极材料106。在另一方面中，金属层112可沿浮动栅极材料106的至少四个侧面安置或包覆在浮动栅极材料106的至少四个侧面周围。在仍有的另一方面中，IPD层114沿金属层112的至少四个侧面安置或包覆金属层112的在至少四个侧面周围。
这样的NAND存储器结构可用作单个的NAND装置，或该存储器结构可并入于包括多个这样的结构的装置中。此外，本文中所描述的特定架构布局不应被视为限制性的，并且要理解的是，考虑将多个这样的存储器结构集成于一装置中的其它架构。例如在如图2中所示的一个方面中，因此提供了具有改良的制程余裕和增强的性能的3D NAND存储器单元202。这样的存储器单元可包括单元堆叠衬底204，其具有安置于选择栅极源(SGS)区210上的导电材料206和绝缘材料208的交替层。在一些方面中，SGS区域安置于蚀刻终止层212与额外绝缘层214之间。单元柱216可相对于多个交替层206、208以大致上垂直的定向定位于单元堆叠衬底204内。单元柱延伸穿过SGS区域，进入底层源极层218。此外，多个NAND存储器结构220围绕单元柱216以三维配置来布置。多个NAND存储器结构220与单元堆叠衬底204的导电材料层206对准。在一个方面中，导电材料层206可充当控制栅极材料，而在其它方面中，单独的控制栅极材料可定位于导电材料层与NAND存储器结构之间。
隧道介电材料222可定位于单元堆叠衬底204与单元柱216之间，因而将NAND存储器结构220与单元柱216电隔离。每一NAND存储器结构包括浮动栅极材料224，其安置于绝缘材料层208之间并且与导电材料层206对准。金属层226定位于导电材料层206(或控制栅极)与浮动栅极材料224之间，以使得金属层226沿浮动栅极材料224的至少三个侧面安置或包覆在浮动栅极材料224的至少三个侧面周围。多晶层间介电(IPD)层228安置于金属层226与导电材料层206之间，以使得IPD层228将导电材料层206与浮动栅极材料224电隔离。IPD层228沿金属层226的至少三个侧面安置或包覆在金属层226的至少三个侧面周围。在另一方面中，金属层226可沿浮动栅极材料224的至少四个侧面安置或包覆在浮动栅极材料224的至少四个侧面周围。在仍有另一方面中，IPD层 228沿金属层226的至少四个侧面安置或包覆在金属层226的至少四个侧面周围。
在另一方面中，提供了一种制作3D NAND存储器结构的方法，该3D NAND存储器结构具有改良的制程余裕和增强的性能。如图3中所示，这样的方法可包括：302将单元柱沟槽蚀刻至单元堆叠衬底中，该单元堆叠衬底具有安置于选择栅极源区上的导电材料和绝缘材料的交替层；304在导电材料层处将多个浮动栅极凹槽蚀刻至单元柱沟槽的侧壁中；以及306在多个浮动栅极凹槽中形成多晶层间介电(IPD)层。该方法可进一步包括：308将金属层沉积至多个浮动栅极凹槽中的IPD层上；以及310将浮动栅极层沉积至多个浮动栅极凹槽中的金属层上以形成多个浮动栅极单元，多个浮动栅极单元具有在至少三个侧面上由金属层围绕的浮动栅极核心。
在另一方面中，如图4A中所示，在制作过程中的3D NAND存储器结构402被示出。单元柱沟槽405已蚀刻至单元堆叠衬底404中。单元堆叠衬底404包括多个交替的绝缘材料406和导电408材料层。多个浮动栅极凹槽已在导电材料层408处蚀刻至单元柱沟槽405的侧壁中。因此，浮动栅极凹槽410通过绝缘材料层406彼此隔离。
图4A还示出形成于浮动栅极凹槽410中的IPD层412。在一些方面中，IPD层沿单元柱沟槽405的侧壁414形成，并且因此自单元柱沟槽405的底部416至顶部418形成连续IPD层。在其它方面中，IPD层在该制造阶段是不连续的。IPD层可由可用于这样的材料的任何已知的材料制成。在一个方面中，IPD层可为分层结构，其由安置于两个氧化硅层之间的氮化硅层组成。该三层在本领域中称为“ONO”或“氧化物-氮化物-氧化物”层。请注意，IPD层412定位成来将依序沉积至浮动栅极凹槽410中的材料与导电材料层408电隔离。
示出的金属层420沉积于浮动栅极凹槽410中的IPD层412上。在一些方面中，金属层420自单元柱沟槽405的底部416至顶部418沿IPD层412沉积，从而形成连续层。在其它方面中，金属层在此制造阶段是不连续的。在一个方面中，金属层420可沿单元柱沟槽405的底部416沉积。金属层可以是在3D NAND存储器单元或结构的制造或使用中具有有益性质的任何金属材料。在一个方面中，金属层可以是金属氮化物。在另一方面中，金属层材料的非限制性示例可包括TiN、TiCN、TaN、TiSiN、WSix、RuTiN、RuOx、TaSiN、TaCON、TiCON、WxNx及类似的，包括上述物质的适当组合。在仍有的另一方面中， 金属层可为TiN。虽然金属层的厚度可取决于装置的架构而变化，但是在一个方面中，金属层可以具有从约1nm至约6nm的厚度。在另一实施例中，该厚度可为约3nm。在仍有的另一方面中，金属层可具有导电材料层408的厚度的从约15％至约30％的厚度。此外，金属层可根据任何已知的技术形成，该技术包括但不限于化学气相沉积、物理气相沉积、原子层沉积及类似的。
图4A也示出了沉积于浮动栅极凹槽410中的金属层420上的浮动栅极层(或材料)422。在一些方面中，浮动栅极层422自单元柱沟槽405的底部416至顶部418沿金属层420沉积，从而形成连续层。在其它方面中，浮动栅极层在此制造阶段是不连续的。在一个方面中，浮动栅极层422可沿单元柱沟槽405的底部416沉积于金属层420上。因此，浮动栅极凹槽410中的浮动栅极材料在至少三个侧上由金属层围绕，并且在一些方面中在至少4个或5个侧上由金属层围绕。换句话说，金属层可取决于装置的架构在不同程度上“包覆在”浮动栅极凹槽中的浮动栅极材料“周围”。类似地，在一些方面中，浮动栅极凹槽中的金属层在至少三个侧上由IPD层围绕，并且在一些方面中在至少4个侧或5个侧上由IPD层围绕。也可将此描述为IPD层在不同程度上“包覆在”金属层周围。应当注意的是，浮动栅极材料可以是创建浮动栅极中可用的任何材料。在一个特定方面中，浮动栅极材料可为多晶硅。
转至图4B，可自单元柱沟槽405的侧壁和底部416蚀刻浮动栅极层422来曝露金属层420。在没有金属层的一些单元结构中，由于不完全的浮动栅极蚀刻，来自浮动栅极材料的碎片和其它残余缺陷可存在于单元柱沟槽的底部。这样的碎片和残余缺陷会消极地影响存储器单元的性能。虽然经由清洗和进一步蚀刻可减少这样的缺陷，但是该进一步蚀刻常常导致对浮动栅极的不利侵蚀，尤其在靠近单元柱沟槽的顶部的上部浮动栅极层中。定位于浮动栅极材料422下方的金属层420允许对浮动栅极材料的更具侵蚀性的蚀刻，尤其在传统上难以清洗的单元柱沟槽405的底部416及底部角落处。因而，所有或大致上所有碎片和残余缺陷可通过这样的清洗制程得以消除，并且增加制程的余裕增益。
浮动栅极层422可根据选择性地蚀刻浮动栅极多晶硅材料而不会显著蚀刻下方金属层的任何制程加以蚀刻。各种湿法清洗和干法清洗方法都是本领域中已知的。在一些示范性的方面中，可使用常规的湿法DHF(稀氢氟酸)蚀刻或清洗蚀刻制程。在其它方面中，可使用干法蚀刻或清洗制程，例如但不限于：使 用来得到自日本Tokyo Electron Limited(TEL)公司的Certas机器的以选择性氧化物膜蚀刻为目标的无等离子体气体化学蚀刻系统；或使用来自Santa Clara，Calif.的Applied Materials公司的机器、使用HF+NH3蒸气/HF+NH3等离子体的SiCoNi蚀刻制程。在一个特定方面中，可使用Certas机器在10C至100C的温度下用TMAH(氢氧化四甲铵)将浮动栅极材料蚀刻从0.5％至10％。一种示范性的化学品包括：＜10％的TMAH、＜2％的非离子表面活性剂、用于范围8至10的pH缓冲剂，以及可选的螯合剂及/或络合剂。
在蚀刻浮动栅极层422之后，可用适当的蚀刻自单元柱沟槽405的侧壁及底部416来蚀刻金属层420，如图4C所示。该清洗步骤可进一步自单元柱沟槽的底部及底部角落处清洗碎片和残余缺陷。在一个方面中，例如，可将金属层420蚀刻至单元柱沟槽405的底部416中足够深来消除大致上所有或所有的浮动栅极材料。所使用的蚀刻可取决于金属层中所使用的金属材料而变化。在TiN金属层的情况下，例如SC1化学品可以是有用的。SC1化学品是熟知的，并且常常包括NH4OH、H2O2和去离子水的溶液。一种示范性的化学品包括：在70C下，以1∶1∶5比率的28％的NH4OH、30％的H2O2和去离子水。在另一方面中，可利用APM蚀刻。例如，一种配方可以是在55C温度下以100∶3∶2的比率混合的去离子水、H2O2及NH4OH。可蚀刻金属的其它化学品包括但不限于热磷酸、HF/O3、HF/H2O2、HF蒸气、NH3蒸气，以及H2SO4/H2O2、HF/HNO3。应当注意的是，金属层蚀刻沿侧壁曝露IPD层并且曝露浮动栅极凹槽中的良好定义的浮动栅极422及金属层422区域。金属层蚀刻可曝露位于单元柱沟槽405的底部416的源极430。
应当注意的是，可利用多种技术来检测单元柱沟槽中的残余缺陷和碎片。一旦用单元柱材料填充单元柱沟槽，则这样的缺陷和碎片可导致电短路。因而，该短路情况可被检测并且缺陷数可被量化。也可以使用SEM或其它适当的技术对存储器单元进行成像和视觉检查来发现缺陷。
如图4D所示，IPD层412被蚀刻掉来曝露单元柱沟槽405的侧壁。接着可沿沟槽的侧壁形成隧道介电(即，隧道氧化物)432。隧道介电是熟知的，并且可以是充当隧道介电的任何绝缘材料。非限制性示例可包括氧化物及氮化物，例如SiO2、SiON及类似的。在一个方面中，隧道介电可为已被处理来允许在金属材料上均匀生长的氧化物。在一个特定方面中，隧道介电可为已被原位蒸气产 生(ISSG)氧化的DEP多孔衬里(30A)。在形成隧道介电之后，可在隧道介电上形成衬里层(未图示)，并且可将单元柱沟槽405的该底部416冲孔蚀刻以穿过该衬里层和隧道介电432来曝露源极层430。接着可将单元柱434沉积至单元柱沟槽中从而填充单元柱沟槽405。在一个非限制性方面中，单元柱434可为多晶硅材料。
所得的装置及结构可展现出多种改良的性能特性，其可至少部分归因于金属层/浮动栅极复合材料的存在以及对在单元柱沟槽底部的残余缺陷的改良的清洗和消除。例如，在一个方面中，这样的3D NAND存储器单元可具有约8V至约15V的编程/擦除窗口。在另一方面中，窗口可为从约10v至约13v。在仍有的另一方面中，窗口可为约8v至约13v。在另一方面中，3D NAND存储器结构可具有从约500个循环至约10000个循环的循环耐久性。在另一方面中，耐久性可为从约750至约8000。在仍有的另一方面中，耐久性可为约500个循环至约5000个循环。
在另一示例中，本文中所描述的装置和结构可具有与其它装置或结构相比有所改良的编程斜率。在一个实施例中，斜率可为从约0.6V至约1V。在另一方面中，斜率可为从约0.8V至约1V。
在一个示例中，制作3D NAND存储器结构的方法可包括：将单元柱沟槽蚀刻至单元堆叠衬底中，该单元堆叠衬底具有安置于选择栅极源区上的导电材料和绝缘材料的交替层；在导电材料层处将多个浮动栅极凹槽蚀刻至单元柱沟槽的侧壁中；在多个浮动栅极凹槽中形成多晶层间介电(IPD)层；将金属层沉积至多个浮动栅极凹槽中的IPD层上；以及将浮动栅极层沉积至多个浮动栅极凹槽中的金属层上以形成多个浮动栅极单元，该多个浮动栅极单元具有在至少三个侧面上由该金属层围绕的浮动栅极核心。
在一个示例中，存储器结构可提供与无金属层的结构相比而改良的制程余裕和增强的性能。
在一个示例中，多个浮动栅极单元可具有在至少4个侧面上由金属层围绕的浮动栅极核心。
在一个示例中，在多个浮动栅极凹槽中形成IPD层进一步包括沿单元柱沟槽的侧壁形成IPD。
在一个示例中，将金属层沉积至多个浮动栅极凹槽中的IPD层上进一步包 括沿单元柱沟槽的侧壁沉积金属层。
在一个示例中，将浮动栅极层沉积至多个浮动栅极凹槽中的金属层上进一步包括沿单元柱沟槽的侧壁将浮动栅极层沉积至金属层上。
在一个示例中，本文中的方法可进一步包括：自单元柱沟槽的侧壁蚀刻浮动栅极层以曝露金属层；以及自单元柱沟槽的侧壁蚀刻金属层以曝露IPD层。
在一个示例中，本文中的方法可进一步包括自单元柱沟槽的侧壁蚀刻IPD层以曝露单元堆叠衬底。
在一个示例中，蚀刻金属层曝露源极材料的部分，源极材料定位于衬底的选择栅极源区的下方并且相对导电材料和绝缘材料的交替层。
在一个示例中，蚀刻金属层进一步自单元柱沟槽的底端移除残余缺陷。
在一个示例中，蚀刻金属层进一步包括蚀刻金属层足够深以自单元柱沟槽的底端消除大致上所有浮动栅极材料。
在一个示例中，蚀刻金属层进一步包括蚀刻金属层足够深以自单元柱沟槽的底端消除所有浮动栅极材料。
在一个示例中，本文中的方法可进一步包括：沿单元柱沟槽的侧壁形成隧道介电层；沿单元柱沟槽的侧壁在隧道介电层上形成衬里层；将单元柱沟槽的底侧冲孔蚀刻穿过衬里层并且穿过隧道介电层来曝露衬底的源极层；以及填充单元柱沟槽来形成单元柱。
在一个示例中，填充单元柱沟槽进一步包括用多晶硅材料填充单元柱沟槽。
在一个示例中，金属层包括选自由TiN、TiCN、TaN、TiSiN、WSix、RuTiN、RuOx、TaSiN、TaCON、TiCON、WxNx及其组合组成的组中的材料。
在一个示例中，金属层为TiN。
在一个示例中，金属层具有从约1nm至约5nm的厚度。
在一个示例中，金属层具有导电材料层的厚度的从约15％至约30％的厚度。
在一个示例中，具有改良的制程余裕和增强的性能的NAND存储器结构可包括：安置于第一绝缘层与第二绝缘层之间的控制栅极材料和浮动栅极材料；安置于控制栅极材料与浮动栅极材料之间的金属层，其中金属层沿浮动栅极材料的至少3个侧面安置；安置于金属层与控制栅极材料之间的多晶层间介电(IPD)层，以使得该IPD层将控制栅极材料与浮动栅极材料电隔离，其中IPD层沿金属层的至少3个侧面安置；以及
相对控制栅极材料而耦合至浮动栅极材料的隧道介电材料。
在一个示例中，金属层沿浮动栅极材料的至少4个侧面安置。
在一个示例中，IPD层沿金属层的至少4个侧面安置。
在一个示例中，金属层包括选自由TiN、TiCN、TaN、TiSiN、WSix、RuTiN、RuOx、TaSiN、TaCON、TiCON和其组合组成的组中的材料。
在一个示例中，金属层为TiN。
在一个示例中，金属层具有从约1nm至约5nm的厚度。
在一个示例中，具有改良的制程余裕和增强的性能的3D NAND存储器单元可包括：单元堆叠衬底，其具有安置于选择栅极源区上的导电材料和绝缘材料的交替层；单元柱，其相对于多个交替层以大致上垂直的定向定位于衬底内；以及如本文中所叙述的围绕单元柱以三维配置的多个NAND存储器结构，其中多个NAND存储器结构与导电材料层对准并且电耦合至导电材料层。
在一个示例中，多个NAND存储器结构围绕单元柱按行布置。
在一个示例中，单元柱的底端大致上不含残余缺陷。
在一个示例中，单元柱的底端不含残余缺陷。
在一个示例中，存储器单元具有从约8V至约15V的编程/擦除窗口。
在一个示例中，存储器单元具有从约0.6V至约1.0V的编程斜率。
在一个示例中，存储器单元具有从约500个循环至约10000个循环的循环耐久性。
在一个示例中，存储器单元具有从约500至5000个循环的循环耐久性。
虽然前述示例示出了一个或多个具体应用中的特定实施例，但是对于本领域的普通技术人员将显而易见的是，在不脱离本文中明确表达的原理和概念的情况下，可作出实现的形式、使用和细节中的诸多修改。因此，除了如由下面产生的权利要求限制之外，不旨在任何限制。

Claims (29)

1.一种制作3D NAND存储器结构的方法，所述3D NAND存储器结构具有改良的制程余裕和增强的性能，所述方法包括：
将单元柱沟槽蚀刻至单元堆叠衬底中，所述单元堆叠衬底具有安置于选择栅极源区上的导电材料和绝缘材料的交替层；
在导电材料层处将多个浮动栅极凹槽蚀刻至所述单元柱沟槽的侧壁中；
在所述多个浮动栅极凹槽中形成多晶层间介电(IPD)层；
将金属层沉积至所述多个浮动栅极凹槽中的所述IPD层上；
将浮动栅极层沉积至所述多个浮动栅极凹槽中的所述金属层上以形成多个浮动栅极单元，所述多个浮动栅极单元具有由所述金属层围绕在至少三测上的浮动栅极核心。
2.根据权利要求1所述的方法，其中所述多个浮动栅极单元具有由所述金属层围绕在至少4个侧面上的浮动栅极核心。
3.根据权利要求1所述的方法，其中：
在所述多个浮动栅极凹槽中形成所述IPD层进一步包括沿所述单元柱沟槽的所述侧壁形成所述IPD；
将所述金属层沉积至所述多个浮动栅极凹槽中的所述IPD层上进一步包括沿所述单元柱沟槽的所述侧壁沉积所述金属层；以及
将所述浮动栅极层沉积至所述多个浮动栅极凹槽中的所述金属层上进一步包括沿所述单元柱沟槽的所述侧壁将所述浮动栅极层沉积至所述金属层上。
4.根据权利要求3所述的方法，进一步包括：
自所述单元柱沟槽的所述侧壁蚀刻所述浮动栅极层以曝露所述金属层；以及
自所述单元柱沟槽的所述侧壁蚀刻所述金属层以曝露所述IPD层。
5.根据权利要求4所述的方法，进一步包括自所述单元柱沟槽的所述测壁蚀刻所述IPD层以曝露所述单元堆叠衬底。
6.根据权利要求4所述的方法，其中蚀刻所述金属层曝露源极材料的部分，所述源极材料定位于所述衬底的所述选择栅极源区的下方并且相对导电材料和绝缘材料的所述交替层。
7.根据权利要求6所述的方法，其中蚀刻所述金属层进一步自所述单元柱沟槽的底端移除残余的缺陷。
8.根据权利要求6所述的方法，其中蚀刻所述金属层进一步包括蚀刻所述金属层足够深以自所述单元柱沟槽的底端大致上消除所有的浮动栅极材料。
9.根据权利要求6所述的方法，其中蚀刻所述金属层进一步包括蚀刻所述金属层足够深以自所述单元柱沟槽的底端消除所有的浮动栅极材料。
10.根据权利要求1所述的方法，进一步包括：
沿所述单元柱沟槽的所述侧壁形成隧道介电层；
沿所述单元柱沟槽的所述侧壁在所述隧道介电层上形成衬里层；
将所述单元柱沟槽的底侧冲孔蚀刻穿过所述衬里层并且穿过所述隧道介电层以曝露所述衬底的源极层；以及
填充所述单元柱沟槽以形成单元柱。
11.根据权利要求10所述的方法，其中填充所述单元柱沟槽进一步包括用多晶硅材料填充所述单元柱沟槽。
12.根据权利要求1所述的方法，其中所述金属层包括选自由TiN、TiCN、TaN、TiSiN、WSix、RuTiN、RuOx、TaSiN、TaCON、TiCON、WxNx及其组合组成的组中的材料。
13.根据权利要求1所述的方法，其中所述金属层为TiN。
14.根据权利要求1所述的方法，其中所述金属层具有从约1nm至约5nm的厚度。
15.根据权利要求1所述的方法，其中所述金属层具有所述导电材料层厚度的从约15％至约30％的厚度。
16.一种具有改良的制程余裕和增强的性能的NAND存储器结构，包括：
控制栅极材料和浮动栅极材料，安置于第一绝缘层与第二绝缘层之间；
金属层，安置于所述控制栅极材料与所述浮动栅极材料之间，其中所述金属层沿所述浮动栅极材料的至少3个侧面安置；
多晶层间介电(IPD)层，安置于所述金属层与所述控制栅极材料之间，以使得所述IPD层将所述控制栅极材料自所述浮动栅极材料电隔离，其中所述IPD层沿所述金属层的至少3个侧面安置；以及隧道介电材料，相对所述控制栅极材料而耦合至所述浮动栅极材料。
17.根据权利要求16所述的结构，其中所述金属层沿所述浮动栅极材料的至少4个侧面安置。
18.根据权利要求17所述的结构，其中所述IPD层沿所述金属层的至少4个侧面安置。
19.根据权利要求16所述的结构，其中所述金属层包括选自由TiN、TiCN、TaN、TiSiN、WSix、RuTiN、RuOx、TaSiN、TaCON、TiCON及其组合组成的组中的材料。
20.根据权利要求16所述的结构，其中所述金属层为TiN。
21.根据权利要求16所述的结构，其中所述金属层具有从约1nm至约5nm的厚度。
22.一种具有改良的制程余裕和增强的性能的3D NAND存储器单元，包括：
单元堆叠衬底，具有安置于选择栅极源区上的导电材料和绝缘材料的交替层；
单元柱，相对于所述多个交替层以大致垂直的定向定位于所述衬底内；以及
多个如权利要求16所述的NAND存储器结构，围绕所述单元柱以三维配置来布置，其中所述多个NAND存储器结构与所述导电材料层对准并且电耦合至所述导电材料层。
23.根据权利要求22所述的存储器单元，其中所述多个NAND存储器结构围绕所述单元柱按行布置。
24.根据权利要求24所述的存储器单元，其中所述单元柱的底端基本上不含残余缺陷。
25.根据权利要求22所述的存储器单元，其中所述单元柱的底端不含残余缺陷。
26.根据权利要求22所述的存储器单元，其中所述存储器单元具有从约8V至约15V的编程/擦除窗口。
27.根据权利要求22所述的存储器单元，其中所述存储器单元具有从约0.6V至约1.0V的编程斜率。
28.根据权利要求22所述的存储器单元，其中所述存储器单元具有从约500个循环至约10000个循环的循环耐久性。
29.根据权利要求28所述的存储器单元，其中所述存储器单元具有从约500个至5000个循环的循环耐久性。
CN201480062883.7A 2013-12-17 2014-11-17 金属浮栅复合3d nand存储器装置和相关方法 Active CN106104803B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/109,230 US10141322B2 (en) 2013-12-17 2013-12-17 Metal floating gate composite 3D NAND memory devices and associated methods
US14/109230 2013-12-17
PCT/US2014/065957 WO2015094535A1 (en) 2013-12-17 2014-11-17 Metal floating gate composite 3d nand memory devices and associated methods

Publications (2)

Publication Number Publication Date
CN106104803A true CN106104803A (zh) 2016-11-09
CN106104803B CN106104803B (zh) 2020-01-07

Family

ID=53369465

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480062883.7A Active CN106104803B (zh) 2013-12-17 2014-11-17 金属浮栅复合3d nand存储器装置和相关方法

Country Status (8)

Country Link
US (1) US10141322B2 (zh)
EP (1) EP3084829B8 (zh)
JP (1) JP6432068B2 (zh)
KR (1) KR101849029B1 (zh)
CN (1) CN106104803B (zh)
DE (1) DE112014004790B4 (zh)
TW (1) TWI664665B (zh)
WO (1) WO2015094535A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107507831A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种3d nand存储器的存储单元结构及其形成方法
CN107507766A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种3d nand存储器的金属栅极制备方法
WO2019037509A1 (en) * 2017-08-23 2019-02-28 Yangtze Memory Technologies Co., Ltd. METHOD OF FORMING THREE DIMENSIONAL MEMORY DEVICE GRID STRUCTURE
US10680009B2 (en) 2017-08-23 2020-06-09 Yangtze Memory Technologies Co., Ltd. Method for forming gate structure of three-dimensional memory device

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9391176B2 (en) * 2014-10-23 2016-07-12 Globalfoundries Inc. Multi-gate FETs having corrugated semiconductor stacks and method of forming the same
KR102085044B1 (ko) * 2015-05-22 2020-03-05 가부시키가이샤 히다치 하이테크놀로지즈 플라스마 처리 장치 및 그것을 이용한 플라스마 처리 방법
US10103162B2 (en) * 2015-07-30 2018-10-16 Snu R&Db Foundation Vertical neuromorphic devices stacked structure and array of the structure
US10038002B2 (en) 2016-10-18 2018-07-31 Micron Technology, Inc. Semiconductor devices and methods of fabrication
US10179878B2 (en) * 2016-12-15 2019-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Wet etch chemistry for selective silicon etch
US10707121B2 (en) * 2016-12-31 2020-07-07 Intel Corporatino Solid state memory device, and manufacturing method thereof
US10283513B1 (en) * 2017-11-06 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device with annular blocking dielectrics and method of making thereof
US10424593B2 (en) 2018-01-09 2019-09-24 Macronix International Co., Ltd. Three-dimensional non-volatile memory and manufacturing method thereof
JP2019153626A (ja) 2018-03-01 2019-09-12 東芝メモリ株式会社 半導体記憶装置
JP2020047819A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置
EP3853902B1 (en) 2019-01-08 2024-03-06 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and manufacturing method thereof
US10916560B2 (en) * 2019-01-14 2021-02-09 Macronix International Co., Ltd. Crenellated charge storage structures for 3D NAND
US11164882B2 (en) 2019-02-14 2021-11-02 Applied Materials, Inc. 3-D NAND control gate enhancement
CN112289675A (zh) * 2019-07-22 2021-01-29 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法及半导体结构
JP2021034486A (ja) * 2019-08-21 2021-03-01 キオクシア株式会社 半導体記憶装置
US11398498B2 (en) 2020-05-28 2022-07-26 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
JP2022146030A (ja) 2021-03-22 2022-10-05 キオクシア株式会社 半導体記憶装置及びその製造方法
JP2023039082A (ja) * 2021-09-08 2023-03-20 キオクシア株式会社 半導体記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101026193A (zh) * 2005-10-14 2007-08-29 株式会社东芝 非易失性半导体存储装置
CN102683291A (zh) * 2011-03-07 2012-09-19 海力士半导体有限公司 制造3d非易失性存储器件的方法
CN102959693A (zh) * 2010-06-30 2013-03-06 桑迪士克科技股份有限公司 超高密度垂直与非记忆器件及其制造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4928890B2 (ja) 2005-10-14 2012-05-09 株式会社東芝 不揮発性半導体記憶装置
JP5238178B2 (ja) 2006-03-31 2013-07-17 株式会社半導体エネルギー研究所 半導体装置
JP4250642B2 (ja) 2006-08-16 2009-04-08 株式会社東芝 不揮発性半導体メモリ
KR101179263B1 (ko) 2006-11-13 2012-09-03 에스케이하이닉스 주식회사 비휘발성 메모리소자 및 제조방법
EP2068351A1 (en) 2007-12-03 2009-06-10 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Floating gate non-volatile memory device and method for manufacturing same
KR101052921B1 (ko) 2008-07-07 2011-07-29 주식회사 하이닉스반도체 버티컬 플로팅 게이트를 구비하는 플래시 메모리소자의제조방법
JP5430890B2 (ja) 2008-07-25 2014-03-05 株式会社東芝 半導体記憶装置
KR101502584B1 (ko) 2008-10-16 2015-03-17 삼성전자주식회사 비휘발성 메모리 장치
KR101539699B1 (ko) 2009-03-19 2015-07-27 삼성전자주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법
KR101698193B1 (ko) 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101623546B1 (ko) 2010-05-28 2016-05-23 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8187936B2 (en) * 2010-06-30 2012-05-29 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US8681555B2 (en) 2011-01-14 2014-03-25 Micron Technology, Inc. Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same
US8759895B2 (en) 2011-02-25 2014-06-24 Micron Technology, Inc. Semiconductor charge storage apparatus and methods
JP2012227326A (ja) 2011-04-19 2012-11-15 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
US8581322B2 (en) * 2011-06-28 2013-11-12 Macronix International Co., Ltd. Nonvolatile memory device and method for making the same
KR20130024303A (ko) * 2011-08-31 2013-03-08 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
US8755227B2 (en) 2012-01-30 2014-06-17 Phison Electronics Corp. NAND flash memory unit, NAND flash memory array, and methods for operating them
KR20130127793A (ko) 2012-05-15 2013-11-25 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP2013239622A (ja) 2012-05-16 2013-11-28 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8878279B2 (en) 2012-12-12 2014-11-04 Intel Corporation Self-aligned floating gate in a vertical memory structure
US8946807B2 (en) 2013-01-24 2015-02-03 Micron Technology, Inc. 3D memory
US9184175B2 (en) 2013-03-15 2015-11-10 Micron Technology, Inc. Floating gate memory cells in vertical memory
US9275909B2 (en) 2013-08-12 2016-03-01 Micron Technology, Inc. Methods of fabricating semiconductor structures

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101026193A (zh) * 2005-10-14 2007-08-29 株式会社东芝 非易失性半导体存储装置
CN102959693A (zh) * 2010-06-30 2013-03-06 桑迪士克科技股份有限公司 超高密度垂直与非记忆器件及其制造方法
CN102683291A (zh) * 2011-03-07 2012-09-19 海力士半导体有限公司 制造3d非易失性存储器件的方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019037509A1 (en) * 2017-08-23 2019-02-28 Yangtze Memory Technologies Co., Ltd. METHOD OF FORMING THREE DIMENSIONAL MEMORY DEVICE GRID STRUCTURE
US10680009B2 (en) 2017-08-23 2020-06-09 Yangtze Memory Technologies Co., Ltd. Method for forming gate structure of three-dimensional memory device
CN107507831A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种3d nand存储器的存储单元结构及其形成方法
CN107507766A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种3d nand存储器的金属栅极制备方法
CN107507831B (zh) * 2017-08-31 2019-01-25 长江存储科技有限责任公司 一种3d nand存储器的存储单元结构及其形成方法
CN107507766B (zh) * 2017-08-31 2019-09-03 长江存储科技有限责任公司 一种3d nand存储器的金属栅极制备方法

Also Published As

Publication number Publication date
EP3084829A4 (en) 2017-08-02
KR101849029B1 (ko) 2018-04-13
KR20160065938A (ko) 2016-06-09
EP3084829A1 (en) 2016-10-26
EP3084829B1 (en) 2022-04-20
US20150171098A1 (en) 2015-06-18
TWI664665B (zh) 2019-07-01
DE112014004790T5 (de) 2016-09-15
EP3084829B8 (en) 2022-05-25
TW201532131A (zh) 2015-08-16
JP2016541111A (ja) 2016-12-28
US10141322B2 (en) 2018-11-27
DE112014004790B4 (de) 2021-06-02
JP6432068B2 (ja) 2018-12-05
WO2015094535A1 (en) 2015-06-25
CN106104803B (zh) 2020-01-07

Similar Documents

Publication Publication Date Title
CN106104803A (zh) 金属浮栅复合3d nand存储器装置和相关方法
KR102401867B1 (ko) 메모리 어레이, 및 메모리 어레이를 형성하는 방법
JP6355139B2 (ja) 自己整合された浮遊ゲートおよび制御ゲートを有するメモリ構造体および関連する方法
CN105097819B (zh) 一种集成电路及形成集成电路的方法
KR101618160B1 (ko) 불휘발성 반도체 메모리 및 불휘발성 반도체 메모리의 제조 방법
CN106158875A (zh) 具有提高擦除速度的存储器单元结构
CN105720060A (zh) 具有在fdsoi衬底中形成的垂直选择栅极的存储器单元
CN106030802A (zh) 在3d nand存储器结构和相关设备中的隧道氧化层形成的方法
JP2005045202A (ja) ワード線とビット線間に低温形成した誘電体のある不揮発性メモリーセルを形成する方法およびそのようなメモリーセルを有する不揮発性メモリーアレイ
WO2011091707A1 (zh) 电荷俘获非挥发半导体存储器及其制造方法
US9997527B1 (en) Method for manufacturing embedded non-volatile memory
US7585746B2 (en) Process integration scheme of SONOS technology
JP2006313874A (ja) フラッシュメモリ素子の製造方法
KR100620219B1 (ko) 메모리 소자의 제조방법
JP2015018908A (ja) 半導体装置及びその製造方法
KR100628245B1 (ko) 플래시 메모리 소자의 제조방법
KR20110039742A (ko) 플래시 메모리 소자의 제조방법
US7144774B1 (en) Method of fabricating non-volatile memory
KR20040070905A (ko) 자기정렬 부유게이트를 가지는 반도체 메모리 장치 제조방법
KR20080062579A (ko) 반도체 소자의 제조방법
KR20060125176A (ko) 반도체 소자 및 그 제조 방법
KR20100074644A (ko) 비휘발성 메모리 소자의 제조 방법
CN101783291A (zh) 一种制作堆叠薄膜的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant