CN100586028C - 实现ldpc编码的方法和编码装置 - Google Patents

Abstract

本发明公开了一种实现LDPC编码的方法和编码装置，其包括：多个成员编码器、控制单元和选择单元；所述多个成员编码器之间采用并行连接，分别用于利用各自相应的校验矩阵对输入信息进行编码，并输出对应的编码结果给所述选择单元；所述控制单元，用于根据设定的编码速率控制所述选择单元选择对应的成员编码器的编码结果，并将其输出。通过本发明，能够在不破坏校验矩阵结构的情况下生成多种速率的LDPC码；而且各个成员编码器的结构独立，不受彼此之间的限制，从而实现简单；另外，当采用HARQ技术重发信息时，可以根据预设定的变速率方案可以根据预设定的变速率方案通过简单的组合即可生成多种速率的LDPC编码，从而灵活性比较强。

Description

实现LDPC编码的方法和编码装置

技术领域

本发明涉及通信领域，尤其涉及编码技术。

背景技术

低密度奇偶校验码(LDPC code，Low Density Parity Check code)的性能接近香农限，而且在发送端采用LDPC编码后，对应接收端则采用并行译码器解码。由于采用并行译码器解码时的低译码复杂度和高译码吞吐量的特性以及所述LDPC的性能，使得LDPC编码技术成为下一代移动通信的主要备选技术之一。

在通信系统中，为了提高系统的吞吐量，通常采用递增冗余的混合自动检错重发(HARQ，Hybrid Automatic Repeat request)技术，其主要思想是：发送端首先发送一个速率较高的编码，若接收端无法正确解码，则再发送一些较低速率的冗余信息协助接收端解码。从HARQ技术的主要思想可以看出，变速率LDPC码(RC-LDPC，Rate Compatible LDPC)编码技术是实现递增冗余的HARQ技术的基础。因此如何在性能损失较小的范围内得到变速率LDPC编码成为目前研究的热点之一。

与本发明有关的现有技术一是在“J.Li，K.R.Narayanan，Rate-CompatibleLow Density Parity Check Codes for Capacity-Approaching ARQ Schemes inPacket Data Communications(数据通信中的用于ARQ的变速率LDPC码)，CIIT2002”文献中提出的一种变速率LDPC编码的方案，其核心是：在由高码率LDPC码生成低码率LDPC码时，通过对校验矩阵进行扩展得到较低速率的LDPC码；在由低码率LDPC码生成高码率LDPC码时，通过对校验矩阵进行列删除得到较高速率的LDPC码。

由现有技术一的技术方案可以看出，其存在如下的缺陷：

在由低码率LDPC码生成高码率LDPC码时对校验矩阵进行列删除的过程会破坏校验矩阵的结构，改变LDPC码的内在约束关系，从而影响编码的性能。

为了避免破坏校验矩阵的结构，与本发明有关的现有技术二是在“HanqingLou，Javier Garcia-Frias，Rate-Compatible Low-Density Generator(变速率LDPC码生成器)，Conference on Information Sciences and Systems(信息科学与系统大会)，March 16-18，2005”文献中提供了一种基于如图1所示的串连在一起的编码器实现变速率编码的方案，其核心是：

将前一级成员编码器的输出作为其下一级成员编码器的输入，依次类推，最后通过最后一级的成员编码器输出较低速率的编码。

由于现有技术二中约束前一级成员编码器的输出作为其下一级成员编码器的输入，因此要求相邻的两个成员编码器的码块长度必须匹配，即当前编码器的输出长度N_i必须等于下一级成员编码器的输入长度K_i+1，这样使得各个成员编码器的结构彼此之间受到限制。

另外，由于现有技术二中多个成员编码器串连，使得采用HARQ技术重发信息时只能按顺序进行编码，然后输出重发的信息，因此灵活性较差。

发明内容

本发明的目的是提供一种实现LDPC编码的方法和编码装置，通过本发明，避免了打孔删除方法对编码性能的影响；而且各个成员编码器的结构是独立的，不受限制；另外，当采用HARQ技术重发信息时，可以根据预设定的变速率方案通过简单的组合即可生成多种速率的LDPC编码。

本发明的目的是通过提供的如下技术方案实现的：

本发明提供了一种实现LDPC编码的编码装置，其特征在于，包括：

多个成员编码器、控制单元和选择单元；

所述多个成员编码器之间采用并行连接，分别用于利用各自相应的校验矩阵对输入信息进行编码，并输出对应的编码结果给所述选择单元；

所述控制单元，用于根据设定的编码速率控制所述选择单元选择对应的成员编码器的编码结果并将其输出。

其中，所述的编码装置还包括：

第一信息输入单元，用于分别输入信息给所述多个成员编码器。

其中，所述的编码装置还包括：

第二信息输入单元，用于直接输入信息给所述选择单元，以及分别输入信息给所述多个成员编码器，并且使所述输入信息的输入信息位长度相等。

其中，所述选择单元包括组合子单元，用于对所述选择单元选择出的成员编码器的编码结果进行组合后输出；或，用于对所述选择单元选择出的成员编码器的编码结果，以及直接输入给所述选择单元的输入信息进行组合后输出。

其中，所述多个成员编码器对应的校验矩阵相同或不同。

其中，所述多个成员编码器对应的编码速率相同或不同。

其中，将所述选择单元和所述控制单元组合设置在一起；或，

将所述选择单元和所述控制单元独立设置。

本发明提供一种实现LDPC编码的方法，其包括：

A、通过多个成员编码器分别利用各自相应的校验矩阵对输入信息进行编码，并并行输出对应的编码结果给选择单元；

B、通过控制单元根据设定的编码速率控制所述选择单元选择对应的成员编码器的编码结果并将其输出。

其中，所述的方法还包括：

分别输入信息给所述多个成员编码器；或，

直接输入信息给所述选择单元，以及分别输入信息给所述多个成员编码器，并且使直接输入信息给所述选择单元和分别输入信息给所述多个成员编码器的的输入信息位长度相等。

其中，所述步骤B具体包括：

当采用HARQ技术发送数据时，通过控制单元根据设定的编码速率控制所述选择单元选择编码速率对应的成员编码器的编码结果并将其输出；并当接收到反馈失败的信号时，再次根据预先设定的编码速率控制所述选择单元选择对应的成员编码器的编码结果并将其输出。

其中，当选择一个成员编码器的编码结果时，步骤B中，选择对应的成员编码器的编码结果并将其输出的过程，具体包括：

选择对应的成员编码器的编码结果，并将其直接输出；或，

选择对应的成员编码器的编码结果，并将其与直接输入给所述选择单元的输入信息进行组合后输出。

其中，当选择多个成员编码器的编码结果时，步骤B中，选择对应的成员编码器的编码结果并将其输出的过程，具体包括：

选择对应的多个成员编码器的编码结果，并将其进行组合后输出；或，

选择对应的多个成员编码器的编码结果，并将其与直接输入给所述选择单元的输入信息进行组合后输出。

由上述本发明提供的技术方案可以看出，本发明中，由于本发明中多个成员编码器之间采用并行连接，所以通过本发明，能够在不破坏校验矩阵结构的情况下生成多种速率的LDPC码；而且各个成员编码器的结构独立，不受彼此之间的限制，从而实现简单，解决了现有技术二中由于前一级成员编码器的输出作为其下一级成员编码器的输入而导致的各个成员编码器的结构彼此之间受到限制的技术问题；另外，当采用HARQ技术重发信息时，可以根据预设定的变速率方案可以根据预设定的变速率方案通过简单的组合即可生成多种速率的LDPC编码，从而灵活性比较强，避免了现有技术二中采用HARQ技术重发信息时只能按顺序进行编码导致的编码灵活性较差的技术问题。

附图说明

图1为背景技术提供的串行结构的LDPC编码器；

图2为本发明提供的第一实施例中的变速率LDPC编码装置的结构框图；

图3为本发明提供的第二实施例中的变速率LDPC编码装置的结构框图；

图4为本发明提供的第三实施例中的变速率LDPC编码装置的结构框图；

图5为本发明提供的第四实施例中的变速率LDPC编码装置的结构框图；

图6为本发明提供的第五实施例的流程图；

图7为本发明提供的第六实施例的流程图；

图8为对本发明提供的特例在AWGN(Additive White Gaussian Noise，加性白高斯噪声)信道进行仿真后得到的误帧率性能图。

具体实施方式

下面结合说明书附图来说明本发明的具体实施方式。

本发明提供的第一实施例是一种实现LDPC编码的编码装置，其结构如图2所示，包括第一信息输入单元、多个成员编码器和选择器。其中所述选择器包括控制单元和选择单元。其中所述选择单元中包括组合子单元。

所述第一信息输入单元分别输入信息给所述多个成员编码器。输入给各个成员编码器的输入信息位的长度不具有相关性，可以灵活配置。

所述多个成员编码器之间采用并行连接，分别利用各自相应的校验矩阵对输入信息进行编码，然后输出对应的编码结果给所述选择器。所述多个成员编码器的对应的编码速率，以及校验矩阵也相互独立，均可以灵活取值。

当采用HARQ技术发送数据时，所述选择器首先通过所述控制单元控制所述选择单元选择一个较高的编码速率对应的编码结果(码字)发送给接收端；当所述编码装置接收到接收端反馈失败(NACK)的信号时，需要所述编码装置再次发送一些协助接收端解码的信息，此时所述编码装置通过所述控制单元根据预先设定的编码速率控制所述选择单元选择对应的成员编码器的编码结果(即码字)，并将其输出。当选择对应的成员编码器的编码结果输出时，如果仅仅选择一个成员编码器，则直接将所述成员编码器的编码结果输出；若选择多个成员编码器，则通过所述组合子单元将所述多个成员编码其的编码结果进行组合后再输出。

下面根据具体运算过程，对上述实施例进行详细说明：

假设第i个子成员编码器的校验矩阵满足：

[H_i ^d H_i ^p]........................[1]

其中H_i ^d的列数目为信息位长度ki，行数目为校验位的长度m_i。d表示信息向量，p表示校验向量。

如果所有的成员编码器的编码结果均通过选择器选择，则经过选择器输出的编码结果，即编码后的码字可以表示为：

C＝[d，p₁，p₂，…，p_n]........................[2]

与所述选择器输出的码字对应的总校验矩阵表示为：

公式[2]中的C与公式[3]的H_all满足如公式[4]所示的关系：

H_allC^T＝0.......................[4]

对应本方案H_all，当选择器控制所有的成员编码器结果都输出时，可以得到最低的编码速率R满足公式[5]所示的关系：

$\frac{1}{R}=\frac{1}{R_1}+\frac{1}{R_2}+...+\frac{1}{R_n}-n+1....................\left[5\right]$

公式[5]中，所述R₁、R₂....R_n分别为成员编码器1、成员编码器2...成员编码器n对应的编码速率。

上述所示的总校验矩阵H_all是全部成员编码器的结果都被输出时对应的校验矩阵，若实际中某个成员编码器i的输出没有被选择器选择输出时，则总校验矩阵中相应的子矩阵H_i ^d和H_i ^p应被删除。下面以不同的输出结果为例对得到的编码速率进行说明。

例1，如果仅仅有成员编码器1的编码结果被选择器选择输出时，经过选择器输出的编码结果，即编码后的码字可以表示为：

C₁＝[d p₁]...................[6]

输出的码字对应的校验矩阵H为：

$H_1=\left[\begin{array}{cc}{H}_1^d& H_1^p\end{array}\right]....................\left[17\right]$

公式[6]中的C₁与公式[7]的H₁满足如下的关系：

$\left[\begin{array}{cc}{H}_1^d& H_1^p\end{array}\right]{\left[\begin{array}{cc}d& p_1\end{array}\right]}^T=0.......\left[8\right]$

最后得到的最低编码速率R为：

$\frac{1}{R}=\frac{1}{R_1}-1+1=\frac{1}{R_1}......................\left[9\right]$

例2，如果有成员编码器1和成员编码器2的编码结果被选择器输出时，则经过选择器输出的编码结果，即编码后的码字可以表示为：

C₁₂＝[dp₁p₂].................[10]

输出的码字对应的校验矩阵H₁₂为：

$H_{12}=\left[\begin{array}{ccc}{H}_1^d& H_1^p& 0\\ H_2^d& 0& H_2^p\end{array}\right].....................................\left[11\right]$

公式[10]中的C₁₂与公式[11]的H₁₂满足如下的关系：

$\left[\begin{array}{ccc}{H}_1^d& H_1^p& 0\\ H_2^d& 0& H_2^p\end{array}\right]{\left[\begin{array}{ccc}d& p_1& p_2\end{array}\right]}^T....................\left[12\right]$

对应成员编码器1和成员编码器2的编码结果被选择器输出时对应的校验矩阵，可以得到的编码速率R为：

$\frac{1}{R}=\frac{1}{R_1}+\frac{1}{R_2}-2+1=\frac{1}{R_1}+\frac{1}{R_2}-1.....................\left[13\right]$

本发明提供的第二实施例是第二种实现LDPC编码的编码装置，其与第三实施例的区别之处在于：将控制单元从选择器中分离出来，单独设置在控制器中。其结构如图3所示，包括：第一信息输入单元、多个成员编码器、选择器和控制器。其中所述选择器中包括选择单元；其中所述选择单元包括组合子单元；所述控制器中包括控制单元。

所述第一信息输入单元分别输入信息给所述多个成员编码器。输入给各个成员编码器的输入信息位的长度不具有相关性，可以灵活配置。

所述多个成员编码器对应的编码速率，以及校验矩阵相互独立，均可以灵活取值。各个成员编码器之间采用并行连接，分别利用各自相应的校验矩阵对输入信息进行编码，然后输出对应的编码结果给所述选择器。

当采用HARQ技术发送数据时，所述控制器首先通过所述控制单元控制所述选择器中的选择单元选择一个较高的编码速率对应的成员编码器的编码结果(即码字)输出；当所述编码装置接收到接收端反馈失败(NACK)的信号时，需要发送端再次发送一些协助接收端解码的信息，此时所述控制器通过所述控制单元根据预先设定的编码速率控制所述选择器中的选择单元选择对应的成员编码器的编码结果，并将其输出。当对应的成员编码器的编码结果输出时，如果仅仅选择一个成员编码器，则直接将所述成员编码器的编码结果输出；若选择多个成员编码器，则将所述成员编码器的编码结果通过所述组合子单元进行组合后再输出。

上述本发明提供的第一实施例和第二实施例所述的编码装置中，所述选择单元中也可以不包括组合子单元，但此时所述编码装置仅仅应用于仅能输出所述选择单元选择的一个成员编码器的编码结果。

本发明提供的第三实施例是第三种实现LDPC编码的编码装置，其结构如图4所示，包括第二信息输入单元、多个成员编码器和选择器。其中所述选择器包括控制单元和选择单元。其中所述选择单元包括组合子单元。

所述第二信息输入单元直接输入信息给所述选择单元，以及分别输入信息给所述多个成员编码器，并且使所述输入信息的输入信息位长度相等。

所述多个成员编码器的编码速率，以及校验矩阵相互独立，可以灵活取值。所述多个成员编码器之间采用并行连接，分别利用各自相应的校验矩阵对输入信息进行编码，然后输出对应的编码结果给所述选择器。

当采用HARQ技术发送数据时，所述选择器首先通过所述控制单元控制所述选择单元选择一个较高的编码速率对应的成员编码器的编码结果(即码字)输出；当所述编码装置接收到接收端反馈失败(NACK)的信号时，需要发送端再次发送一些协助接收端解码的信息，此时通过所述控制单元根据预先设定的编码速率控制所述选择单元选择对应的成员编码器的编码结果，并将其输出。在选择对应的成员编码器的编码结果输出时，如果仅仅选择一个成员编码器，则通过所述组合子单元将所述成员编码器的编码结果与直接输入所述选择器中的输入信息进行组合后输出；若选择多个成员编码器，则通过所述组合子单元将所述成员编码器的编码结果，以及直接输入所述选择器中的输入信息进行组合后再输出。

本发明提供的第四实施例是另一种实现LDPC编码的编码装置，其与第三实施例的区别之处在于：将控制单元从选择器中分离出来，单独设置在控制器中。其结构如图5所示，包括：

第二信息输入单元、多个成员编码器、选择器和控制器。其中所述选择器中包括选择单元；其中所述选择单元包括组合子单元。所述控制器中包括控制单元。

所述第二信息输入单元直接输入信息给所述选择单元，以及分别输入信息给所述多个成员编码器，并且使所述输入信息的输入信息位长度相等。

所述多个成员编码器的编码速率，以及校验矩阵相互独立，可以灵活取值。所述多个成员编码器之间采用并行连接，分别利用各自相应的校验矩阵对输入信息进行编码，然后输出对应的编码结果给所述选择器。

当采用HARQ技术发送数据时，所述控制器通过其内的控制单元根据预先设定的编码速率控制所述选择器中的选择单元选择一个较高的编码速率对应的成员编码器的编码结果(即码字)输出；当所述编码装置接收到接收端反馈失败(NACK)的信号时，需要发送端再次发送一些协助接收端解码的信息，此时通过所述控制器中的控制单元根据预先设定的编码速率控制所述选择器中的选择单元选择对应的成员编码器的编码结果，并将其输出。在选择对应的成员编码器的编码结果输出时，如果仅仅选择一个成员编码器，则通过所述组合子单元将所述成员编码器的编码结果与直接输入所述选择器中的输入信息进行组合后输出；若选择多个成员编码器，则通过所述组合子单元将所述成员编码器的编码结果，以及直接输入所述选择器中的输入信息进行组合后再输出。

对应本发明提供的第一实施例和第二实施例中所述的编码装置，本发明提供了第五实施例，该实施例提出一种实现LDPC编码的方法，其具体实施过程如图6所示，包括如下步骤：

步骤601，分别相互独立地输入信息给所述多个成员编码器。即输入给所述多个成员编码器地输入信息的长度可以不相等，灵活取值。

步骤602，多个成员编码器分别利用各自相应的校验矩阵对输入信息进行编码，并并行输出对应的编码结果给所述控制单元。

所述多个成员编码器对应的校验矩阵和所述校验矩阵对应的编码速率可以灵活取值，即可以相同，也可以不相同。

步骤603，根据设定的编码速率控制所述选择单元选择对应的成员编码器的编码结果，并将其输出。

当采用HARQ技术发送数据时，根据设定的编码速率控制所述选择单元选择一个高的编码速率对应的成员编码器的编码结果输出；并当接收到反馈失败的信号时，再次根据预先设定的编码速率控制所述选择单元选择对应的成员编码器的编码结果，并将其输出。

在选择对应的成员编码器的编码结果输出时，如果仅仅选择一个成员编码器，则直接将所述成员编码器的编码结果输出；若选择多个成员编码器，则将所述多个成员编码其的编码结果进行组合后再输出。

对应本发明提供的第三实施例和第四实施例中所述的编码装置，本发明提供了第五实施例，该实施例提出一种实现LDPC编码的方法，其具体实施过程如图7所示，包括如下步骤：

步骤701，直接输入信息给所述选择单元，以及分别输入信息给所述多个成员编码器，并且使所述输入信息的输入信息位长度相等。

步骤702，多个成员编码器分别利用各自相应的校验矩阵对输入信息进行编码，并并行输出对应的编码结果给所述控制单元。

所述多个成员编码器对应的校验矩阵和所述校验矩阵对应的编码速率可以灵活取值，即可以相同，也可以不相同。

步骤703，根据设定的编码速率控制所述选择单元选择对应的成员编码器的编码结果，并将其与所述直接输入给所述选择单元的输入信息进行组合后将其输出。

当采用HARQ技术发送数据时，根据设定的编码速率控制所述选择单元选择较高的编码速率对应的成员编码器的编码结果，并将其进行组合后输出；并当接收到反馈失败的信号时，再次根据预先设定的编码速率控制所述选择单元选择对应的成员编码器的编码结果，并将其与所述直接输入给所述选择单元的输入信息进行组合后输出。在这里，如果仅仅选择一个成员编码器，则直接将所述成员编码器的编码结果与所述直接输入给所述选择单元的输入信息进行组合后输出；若选择多个成员编码器，则将所述多个成员编码其的编码结果与所述直接输入给所述选择单元的输入信息进行组合后再输出。

由上述本发明提供的具体实施方案可以看出，通过本发明，能够在不破坏校验矩阵结构的情况下生成多种速率的LDPC码，从而保证了编码的性能。

下面以包括成员编码器1和成员编码器2两个成员编码器的编码装置为例说明通过本发明获得的编码性能：

假设成员编码器1的编码速率为：R₁＝1/2；成员编码器2的编码速率为：R₂＝1/3。

当选择器只选择成员编码器1的编码结果输出时，成员编码器2支路受选择器控制而没有输出，此时输出的码字C₁对应的编码速率为：R₁＝1/2；

当选择器只选择成员编码器2的编码结果输出时，成员编码器1支路受选择器控制而没有输出，此时输出的码字C₂对应的编码速率为：R₂＝1/3；

当选择器同时选择成员编码器1和成员编码器2的编码结果输出时，此时按照公式[5]计算，得出选择器输出的码字C₁₂对应的编码速率为：

$R_{12}=\frac{1}{\frac{1}{R_1}+\frac{1}{R_2}-2+1}=\frac{1}{4}$

采用输入信息位长度为k＝32的LDPC成员编码器对上述可以输出三种编码速率的编码装置的性能进行仿真，得到的仿真效果如图8所示。可以看到，通过本发明实现的三种速率的编码装置的LDPC编码性能增益明显，相邻速率的编码增益都在1dB左右。

另外，本发明中各个成员编码器的结构均是独立的，不受限制。而且当采用HARQ技术重发信息时，可以根据预设定的变速率方案选择相应的成员编码器进行编码，然后输出需要重发的信息，从而灵活性比较强。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (12)

1、一种实现LDPC编码的编码装置，其特征在于，包括：

多个成员编码器、控制单元和选择单元；

所述多个成员编码器之间采用并行连接，分别用于利用各自相应的校验矩阵对输入信息进行编码，并输出对应的编码结果给所述选择单元；

所述控制单元，用于根据设定的编码速率控制所述选择单元选择对应的成员编码器的编码结果并将其输出。

2、如权利要求1所述的编码装置，其特征在于，还包括：

第一信息输入单元，用于分别输入信息给所述多个成员编码器。

3、如权利要求1所述的编码装置，其特征在于，还包括：

第二信息输入单元，用于直接输入信息给所述选择单元，以及分别输入信息给所述多个成员编码器，并且使所述输入信息的输入信息位长度相等。

4、如权利要求1、2或3所述的编码装置，其特征在于：

所述选择单元包括组合子单元，用于对所述选择单元选择出的成员编码器的编码结果进行组合后输出；或，用于对所述选择单元选择出的成员编码器的编码结果，以及直接输入给所述选择单元的输入信息进行组合后输出。

5、如权利要求1所述的编码装置，其特征在于：

所述多个成员编码器对应的校验矩阵相同或不同。

6、如权利要求1所述的编码装置，其特征在于：

所述多个成员编码器对应的编码速率相同或不同。

7、如权利要求1所述的编码装置，其特征在于：

将所述选择单元和所述控制单元组合设置在一起；或，

将所述选择单元和所述控制单元独立设置。

8、一种实现LDPC编码的方法，其特征在于，包括：

A、通过多个成员编码器分别利用各自相应的校验矩阵对输入信息进行编码，并并行输出对应的编码结果给选择单元；

B、通过控制单元根据设定的编码速率控制所述选择单元选择对应的成员编码器的编码结果并将其输出。

9、如权利要求8所述的方法，其特征在于，还包括：

分别输入信息给所述多个成员编码器；或，

直接输入信息给所述选择单元，以及分别输入信息给所述多个成员编码器，并且使所述直接输入给所述选择单元和分别输入给所述多个成员编码器的输入信息的输入信息位长度相等。

10、如权利要求8或9所述的方法，其特征在于，所述步骤B具体包括：

当采用HARQ技术发送数据时，通过控制单元根据设定的编码速率控制所述选择单元选择编码速率对应的成员编码器的编码结果并将其输出；并当接收到反馈失败的信号时，再次根据预先设定的编码速率控制所述选择单元选择对应的成员编码器的编码结果并将其输出。

11、如权利要求10所述的方法，其特征在于，当选择一个成员编码器的编码结果时，步骤B中，选择对应的成员编码器的编码结果并将其输出的过程，具体包括：

选择对应的成员编码器的编码结果，并将其直接输出；或，

选择对应的成员编码器的编码结果，并将其与直接输入给所述选择单元的输入信息进行组合后输出。

12、如权利要求10所述的方法，其特征在于，当选择多个成员编码器的编码结果时，步骤B中，选择对应的成员编码器的编码结果并将其输出的过程，具体包括：

选择对应的多个成员编码器的编码结果，并将其进行组合后输出；或，

选择对应的多个成员编码器的编码结果，并将其与直接输入给所述选择单元的输入信息进行组合后输出。

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