CN100585859C - 增益单元及其制作和使用方法 - Google Patents

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Abstract

本发明涉及增益单元及其制作和使用方法，第一方面，提供一种第一装置。第一装置是衬底的存储器单元，包括：(1)具有和衬底的表面近似处于同一平面的定向的PFET；和(2)连接到近似平面的PFET的NFET。衬底中NFET的定向和PFET的定向近似垂直。提供多个其它方面。

Description

增益单元及其制作和使用方法
技术领域
本发明一般地涉及存储器，并且更具体地，涉及增益单元及其制作和使用方法。
背景技术
一种传统的存储器元件(例如增益单元)可包括连接至平面n-沟道金属氧化物半导体场效应晶体管(NFET)的平面p-沟道金属氧化物半导体场效应晶体管(PFET)。然而，这种晶体管的定向(orientation)不能有效地使用晶片空间。另一种传统的增益单元可包括连接至结型场效应晶体管(JFET)的垂直NFET。然而，这种增益单元需要复杂的制造工艺。因此，需要改进的增益单元及其制作和使用方法。
发明内容
本发明的第一方面，提供一种第一装置。第一装置是衬底的存储器单元，包括：(1)具有和衬底的表面近似处于同一平面的定向的PFET；和(2)连接到近似平面的PFET的NFET。衬底中NFET的定向和PFET的定向近似垂直。
本发明的第二方面，提供一种第一系统。第一系统是一个存储器阵列，包括：(1)衬底的第一存储器单元；和(2)连接到第一存储器单元的、衬底的第二存储器单元。第一和第二存储器单元都具有：(a)具有和衬底的表面近似处于同一平面的定向的PFET；和(b)连接到近似平面的PFET的NFET。NFET的定向和PFET的定向近似垂直。
本发明的第三方面，提供第一种存储器单元的制造方法。第一种存储器单元的制造方法包括以下步骤：(1)提供衬底；(2)形成具有和衬底的表面近似处于同一平面的定向的PFET；(3)形成连接到近似平面的PFET的NFET。衬底中NFET的定向和PFET的定向近似垂直。
本发明的第四方面，提供第一种存储器的数据存取方法。第一种存储器的数据存取方法包括以下步骤：(1)提供一种存储器单元，具有(a)具有和衬底的表面近似处于同一平面的定向的PFET、(b)连接到近似平面的PFET的NFET、和(c)连接在PFET和NFET之间的电容器，其中衬底中NFET的定向和PFET的定向近似垂直；(2)至少通过确定流经PFET的电流从存储器单元读取数据或通过影响电容器存储的电压向存储器单元写入数据。根据本发明的这些和其它方面提供了多种其它方面。
本发明的其它特征和方面从下面的具体描述、附加的权利要求和附图将变得更加清晰。
附图说明
图1是根据本发明的一个实施例的存储器单元的示意图；
图2是示出如何从图1的根据本发明的一个实施例的存储器单元读取和写入数据的典型时序图；
图3示出根据本发明的一个实施例的存储器单元的截面侧视图；
图4示出根据本发明的一个实施例的在衬底上形成存储器单元的示例性方法步骤之后衬底的截面侧视图，其中形成有衬底-平板沟槽型电容器；
图5示出根据本发明的一个实施例的形成存储器单元的示例性方法步骤之后衬底的截面侧视图，其中形成有后续形成的NFET的垂直栅极导体区；
图6示出根据本发明的一个实施例的形成存储器单元的示例性方法步骤之后衬底的截面侧视图，其中衬底中形成有氧化物填充沟槽；
图7示出根据本发明的一个实施例的形成存储器单元的示例性方法步骤之后衬底的截面侧视图，其中在衬底中注入离子；
图8示出根据本发明的一个实施例的形成存储器单元的示例性方法步骤之后衬底的截面侧视图，其中在衬底中注入其它离子；
图9示出根据本发明的一个实施例的形成在衬底上的存储器单元的顶视图；
图10示出根据本发明的一个实施例的包括形成在衬底上的多个存储器单元的阵列的顶视图。
具体实施方式
本发明提供了一种改进的存储器元件或单元(例如增益单元)及其制造和使用方法。改进的增益单元可以有效地利用衬底空间。例如，根据本发明的一个实施例的增益单元包括垂直NFET，该垂直NFET经由电容器例如衬底-平板沟槽型电容器连接到平面PFET。更具体地，垂直NFET的源/漏扩散区和平面PFET的n-阱可以连接到电容器的存储节点。因此，通过存储电容器的电压可以确定PFET的阈值电压。因此，通过检测经过PFET的电流可以确定增益单元所存储的值。本发明还包括改进的增益单元的制造方法。
图1是根据本发明的一个实施例的存储器单元100的示意图。参见图1，存储器单元100(例如增益单元)可包括多个形成在衬底102中的晶体管。例如，存储器单元100可以包括连接到n-沟道金属氧化物半导体场效应晶体管(NFET)106的p-沟道金属氧化物半导体场效应晶体管(PFET)104。参见下面图3所示，衬底102中的PFET104的定向和衬底102的表面近似处于同一平面。此外，NFET106的定向和PFET104的定向近似垂直。而且，存储器单元100可以包括连接在PFET104和NFET106之间的电容器108。存储器单元100所存储的值可基于电容器108所存储的电压。
更具体地，PFET104的源或漏端子110可连接至第一位线(例如读位线(RBL))112，该第一位线连接到存储器单元100，并且PFET104的漏或源端子114可连接到低逻辑状态电压(例如，如接地)。而且，PFET104的栅极端子116连接到第一字线(例如，读字线(RWL))117，该第一字线连接到存储器单元100。
PFET104可(例如经由体端子118)连接到电容器108(例如经由其第一电极120)。电容器108的第二电极122可连接到低逻辑状态(例如，如接地)。
类似于电容器108的第一电极120，NFET106的源或漏端子124可连接到PFET104的体端子118。而且，NFET106的漏或源端子126可连接到第二位线(例如写位线(WBL))128，并且NFET106的栅极端子130连接到第二字线(例如写字线(WWL))132。
这样，根据一个实施例的存储器单元100包括与衬底102的表面近似处于同一平面定向的PFET104、与PFET104的定向(例如垂直定向)近似垂直定向的位于衬底102中的NFET106、和连接在PFET104和NFET106之间的电容器108。存储器单元100可包括分离的读和写存取线。例如读字线(RWL)117和写字线(WWL)132。
现在参照图1和图2描述存储器单元100的操作，其中图2是示出如何从图1的根据本发明的一个实施例的存储器单元100读取和写入数据的典型时序图200。参见图2，时序图200的第一部分202可示例当存储器单元100中写入高逻辑状态的值(例如，逻辑“1”)时，第一字线RWL117、第一位线RBL112、第二字线WWL132和第二位线WBL128的信号(例如电压)状态。类似地，时序图200的第二部分204示例当存储器单元100中写入低逻辑状态的值(例如，逻辑“0”)时，第一字线RWL117、第一位线RBL112、第二字线WWL132和第二位线WBL128的信号(例如电压)状态。此外，时序图200的第三部分206可示例当从存储器单元100中读取高逻辑状态的值(例如，逻辑“1”)时，第一字线RWL117、第一位线RBL112、第二字线WWL132和第二位线WBL128的信号(例如电压)状态。而且，时序图200的第三部分206示出当从存储器单元100中读取高逻辑状态的值时，流经PFET104的电流IRBL。类似地，时序图200的第四部分208可示出当从存储器单元100中读取低逻辑状态的值(例如，逻辑“0”)时，第一字线RWL117、第一位线RBL112、第二字线WWL132和第二位线WBL128的信号状态。而且，时序图200的第四部分208可示出当从存储器单元100中读取低逻辑状态的值时，流经PFET104的电流IRBL。应当注意，当从存储器单元100中读取高逻辑状态的值时流经PFET104的电流小于当从存储器单元100中读取低逻辑状态的值时流经PFET104的电流(但也可以使用不同的相对电压)。
在一些实施例中，第一位线RBL112上的电压从约0.0V到约0.6V摆动，第二位线WBL128上电压从约0.0V到约1.0V摆动，第二字线WWL上的电压从约0.0V到约1.3V摆动。然而，RBL、WBL和/或WWL上摆动的电压可以更大或更小和/或不同。此外，在一些实施例中，为了减小和/或消除PFET104的正向偏压(例如，PFET104的n-阱区/p+区(下面描述)结的正向偏压)，电容器108所存储的电压从约0.0V到约0.6V摆动(但也可以使用更大或更小和/或不同的摆动电压)。在一些实施例中，WBL128、WWL132和RBL112的休息状态(例如待机状态)为低逻辑状态，RWL117的休息状态为高逻辑状态。然而，WBL128、WWL132和RBL112和/或RWL117可以使用不同的休息状态。
如时序图200的第一和第二部分202、204所示，通过升高WWL132的电压，在WBL128和存储电容器108之间传输电荷，可以在存储器单元100中写入数据。如果如上所述，例如，允许WBL128上的电压在约0.0V和约1.0V之间摆动，WWL132上的电压从约0.0V跳到约1.3V。应当注意NFET106需要约0.7V的阈值电压，以确保足够低的截止态漏电流。因此，当WWL132上的电压上升至约1.3V时，大约0.6V可以写入(例如存储至)存储电容器108。电容器108所存储的电压可以施加到平面PFET104的n-阱区，从而调整PFET104的阈值电压。n-阱区可以相对于地不为负。因此，当RBL112处于休息状态时，可以不必正向偏压PFET104的n-阱区和源-漏扩散区结。
如时序图200的第三和第四部分206、208所示，通过不给定RWL117上的电压和给定RBL112上的电压不高于约0.6V，可以从存储器单元100中读取数据。虽然可以允许使源-漏扩散区和n-阱区结正向偏压同时在RBL112上给定电压，但使用该电压可以避免PFET结发生强正向偏压(例如，甚至当电容器108存储约0.0V时)。由于PFET104的阈值电压可取决于N-阱的偏压，可以检测RBL112中(例如，并经过PFET104)的电流来确定电容器108所存储的状态(例如电压)。
图3示出根据本发明的一个实施例的存储器单元100的截面侧视图。参见图3，存储器单元100包括经由电容器108连接NFET106的PFET104。PFET104可包括经由导电区304(例如隔离n-阱区)连接第二p+区302的第一p+区300。而且，NFET106可包括经由p-阱区310连接第二源/漏扩散区308的第一源/漏扩散区(例如n+区)306。NFET106可包括经由介电区316连接到源/漏扩散区和p-阱区306、308、310，并形成栅导体区314的栅导体材料312。
存储器单元100可包括连接在PFET104和NFET106之间的电容器108。更具体地，电容器108可包括经由介电区322连接第二区(例如n+埋入板320)的第一区(例如n+多晶区318)。NFET106的第二源/漏扩散区308可连接到电容器108的n+多晶区318。电容器108的n+多晶区318可经由存储器单元的N+区或带(band)324连接到PFET104的导电区304。
存储器单元100可包括一个或多个沟槽326，每个沟槽具有第一区328和第二区330。电容器108的一个或多个部分可形成在沟槽326的第一区域328中。类似地，NFET104的一个或多个部分可形成在沟槽326的第二区330中。因此，如所示，PFET104的定向可近似与衬底102的表面332处于同一平面，并且NFET106的定向近似与PFET104的垂直。
上面描述了第一PFET104经由第一电容器108连接第一NFET106。然而，在一些实施例中，应当注意存储器单元100可以对称地包括经由第二电容器338连接第二NFET336的第二PFET334。
存储器单元100可包括布线，例如接地总线(GND)340、第一字线(RWL)117、第一位线(RBL)112、第二字线(WWL)132和第二位线(WBL)128。例如，GND340可连接到PFET104的第一源/漏区300，RWL117可连接到PFET104的n-阱，RBL112可连接到PFET104的第二源/漏区302。而且，WWL132可连接到NFET106的栅导体区314，WBL128可连接到NFET106的第一源/漏区306。
现在参照图1-3和参照图4-8描述存储器单元100的制造，其中图4-8示出存储器单元100的典型形成方法。更具体地，图4示出根据本发明的一个实施例的在衬底102上形成存储器单元100的示例性方法步骤之后衬底的截面侧视图，其中形成有衬底-平板沟槽型电容器。参见图4，可使用包括[001]晶向的衬底102(例如p-型衬底)(但也可以使用具有不同晶向的衬底102)。可以使用化学气相沉积(CVD)或其它适合方法在衬底102上形成衬垫氮化层400。衬垫氮化层400可为约500nm-约300nm厚(但也可使用更大或更小和/或不同的厚度范围)。在一些实施例中，形成衬垫氮化层400之前，可以使用热氧化法或其它适合方法在衬底102上形成热氧化层。在这些实施例中，热氧化层为约1nm-约10nm厚(但也可使用更大或更小和/或不同的厚度范围)。
可以使用CVD或其它适合方法在衬底102上形成衬垫氧化层。衬垫氧化层具有约50nm-约500nm的厚度(但也可使用更大或更小和/或不同的厚度范围)。衬垫氧化层可用作氧化物掩模(例如硬掩模)。使用构图的光刻胶层或其它适合方法构图氧化物掩模。之后，使用RIE或其它适合方法除去一部分衬垫氮化层400和单晶硅402。这样，可在衬底102上可以形成具有第一区(例如底部区域404)和第二区(例如顶部区域406)的一个或多个沟槽326。沟槽可以例如为约2μm-约6μm深(但也可使用更大或更小和/或不同的厚度范围)。此外，可以使用RIE或其它合适的方法除去衬垫氮化层400上方的实质性数量(例如全部)的氧化物掩模。
之后，可以使用从掺杂固态源例如掺杂玻璃向外扩散涂层、或其它合适的方法形成衬底102的n+埋入板扩散区320。例如，可以围绕一个或多个沟槽326的底部区域404形成n+埋入板扩散区320。使用CVD、与衬底102中暴露的沟槽侧壁发生化学反应或其它合适的方法在沟槽的下部区域404中形成电介质(例如电容器电介质)332。电容器电介质322可以为约3nm-约10nm厚(但也可使用更大或更小和/或不同的厚度范围)。电容器电介质322可以由氧化硅、氮化硅、氮氧化硅、高-K电介质和/或一种或多种其它的合适材料、或另一种合适材料形成。使用CVD或其它合适的材料用n+多晶硅或其它合适的导电材料填充沟槽326(例如其下部分区域404)。使用化学机械抛光(CMP)或其它合适的方法使n+多晶硅区域的顶表面平面化。之后，使用RIE或其它合适的方法在n+多晶硅区域中形成凹槽。
可使用CVD或其它合适的方法沿着沟槽326的一个或多个侧壁408形成氧化物区域。氧化物区域410可用作环形隔离氧化物区域410，其可以抑制后续在衬底102中形成的晶体管的寄生电流。
与上述相类似地，使用CVD或其它合适的方法在沟槽326的下部区域404中沉积附加的n+多晶硅或其它合适的导电材料。之后，可使上述材料平面化并凹进去。这样，可形成n+多晶硅区域318。附加的n+多晶硅或其它合适的导电材料可以凹进去一定深度，使得n+多晶硅区域318的顶表面可在环形隔离氧化物区域410的上方延伸约10nm-约50nm(但n+多晶硅材料也可以凹进去更深或更浅)。这样，n+埋入板扩散区320、电容器电介质322和n+多晶硅区域318可形成电容器108。
图5示出根据本发明的一个实施例的形成存储器单元100的示例性方法步骤之后衬底的截面侧视图，其中形成有后续形成的NFET的垂直栅极导体区。参见图5，使用高密度等离子体(HDP)沉积或其它合适的方法在n+多晶硅区域318的顶表面520上形成氧化层(例如绝缘层)，从而形成沟槽顶部氧化(TTO)隔离区域500。TTO区域为约5nm-约50nm厚(但也可使用更大或更小和/或不同的厚度范围)。
现在将形成正在制造的存储器单元100的NFET106的一个或多个部分。例如，使用硅的热氧化、硅的热氮化、绝缘材料的CVD或其它合适的方法沿着沟槽326的上部区域406的一个或多个侧壁408形成栅介电层504。栅介电层504可由一种或多种合适的任意绝缘材料形成，并用作存储器单元100的电介质区316。
使用CVD或其它合适的材料在衬底102上沉积栅导体材料，从而至少填充沟槽326的上部区域406。栅导体材料可包括掺杂的多晶硅、硅化物和/或金属(但也可以使用更多种或更少种和/或不同的材料)。使用CMP、RIE和/或其它合适的方法除去部分栅导体材料。这样，栅导体材料可近似凹陷至接近衬底102顶表面506的硅的顶表面505，从而形成栅导体材料层508，其用作存储器单元100的栅导体区314。
可使用CVD或其它合适的方法在衬垫氮化层400的顶表面上沉积氧化物或其它合适的材料。可使用CMP或其它合适的方法除去部分沉积氧化物，从而形成氧化层510。氧化层510可用作栅导体材料层508的帽盖氧化物。栅导体材料层508可用作后续形成在衬底102中的NFET的栅极端子。
图6示出根据本发明的一个实施例的形成存储器单元的示例性方法步骤之后衬底的截面侧视图，其中衬底中形成有氧化物填充沟槽。参见图6，使用RIE或其它合适的方法除去部分衬垫氮化层400和单晶硅402。这样，可构图衬垫氮化层400，并在衬底102中形成一个或多个隔离沟槽(IT)600。一旦填充合适的材料(例如，使用CVD随后CMP)，IT600可用于隔离在衬底102上形成的存储器单元100和邻接的存储器单元100。可形成IT600使其比后续形成在衬底102中的n+带区(图6中未示出，图7中700)更深。例如，IT600的深度可为约0.5μm-约3.0μm(但也可使用更大或更小和/或不同的深度范围)。
此外，在一些实施例中，可使用热氧化法或其它合适的方法在IT600的一个或多个侧壁602上形成氧化层(例如薄层)。该氧化层可为约1nm-约10nm厚(但也可使用更大或更小和/或不同的厚度范围)。该氧化层用于修补在形成IT600时RIE对衬底造成的损伤。而且，在这些实施例中，可使用CVD或其它合适的方法在IT600的侧壁602上(例如在前面沉积的氧化层上)沉积氮化硅层(例如薄层)等。该氮化硅层可用作阻挡层，用来减小和/或阻止后续沉积在IT600中的材料扩散进入IT侧壁602。在这些实施例中，氮化硅层可为约2nm-约20nm厚(但也可使用更大或更小和/或不同的厚度范围)。
可使用HDP或其它合适的方法在衬底102上沉积氧化层，从而用氧化物填充IT600。可使用CMP或其它合适的方法除去部分沉积氧化物，从而形成氧化层604，其被平面化至衬底102的顶表面506(例如衬底102的衬垫氮化层400的顶表面)。
图7示出根据本发明的一个实施例的形成存储器单元的示例性方法步骤之后衬底的截面侧视图，其中在衬底中注入离子。参见图7，使用热磷酸乙二醇混合物或其它合适的方法相对于氧化物和硅选择性地除去(例如剥除)衬垫氮化层400。此外，在一些实施例中，可使用热氧化法或其它合适的方法在衬底102上形成(例如生长)牺牲氧化物薄层。牺牲氧化物薄层可为约2nm-约10nm厚(但也可使用更大或更小和/或不同的厚度范围)。在这些实施例中，牺牲氧化物层可用于在后续的注入期间避免衬底被损伤，和/或使注入沟道作用(implant channeling)最小化。
衬底102可进行一次或多次离子注入工艺，可包括用来制造垂直定向DRAM的一个或多次注入。例如，可在衬底102中注入磷、砷或其它合适的材料，从而形成n+区或带324。n+区或带324可具有约1×1018-1×1019cm-3的峰值浓度，并可大约以TTO区500的深度处为中心。然而，可以使用更大或更小和/或不同的浓度范围。此外或可选地，n+区或带324可以被注入得更深或更浅。
此外，可以在衬底102中注入硼或其它合适的材料。硼或其它合适材料的注入区700具有约5×1017-5×1018cm-3的峰值浓度，并位于n+区或带324和n+埋入板扩散区320之间。然而，可以使用更大或更小和/或不同的浓度范围。注入硼或其它合适的材料的区域用作p隔离区。p隔离区用于隔离后续形成在衬底102中的寄生晶体管。
而且，可使用掩模技术在衬底102中注入附加的离子。例如，可分别在相邻沟槽326之间的衬底102中，该衬底可包括后续形成在衬底102中的部分NFET，注入硼或其它合适的材料。该注入可形成p-阱区310，适于用作传输沟道以及设定后续形成在衬底102中的NFET的阈值电压。p-阱注入物可具有约2×1017-约2×1018cm-3之间的峰值浓度(但也可使用更大或更小和/或不同的浓度范围)。
类似地，可使用掩模技术在其中注入p-阱区的衬底102区域之外的衬底102部分中注入砷、磷和/或其它合适的材料。该注入可用于n-阱区702，适于和n+区或带324结合用来建立这些区域之间的电连续。n-阱区702注入物可具有约4×1017-约5×1018cm-3之间的宽峰值浓度(但也可使用更大或更小和/或不同的浓度范围)。
图8示出根据本发明的一个实施例的形成存储器单元的示例性方法步骤之后衬底的截面侧视图，其中在衬底中注入其它离子。参见图8，使用包括酸、盐基(base)和/或溶质溶液的方法或其它合适的方法清洗衬底102的表面。可使用热氧化法和/或氮化法、CVD或其它合适的方法形成介电材料层，该介电材料层用作后续形成在衬底102上的PFET的栅电介质800。
可使用CVD或其它合适的方法沉积多晶硅、硅化物、金属和/或其它合适的材料，以便用作后续形成在衬底102上的PFET的栅导体。之后，可使用RIE或其它合适的材料除去部分沉积的栅导体材料，以形成布线和间隔，从而可以形成用作读字线(RWL)117的第一字线802。
可以使用RIE或其它合适的方法除去部分用作栅导体材料层508上的帽盖氧化物的氧化层510。这样，可在氧化层510中形成一个或多个开口。可以保护(例如，使用适当的掩模)形成在衬底102中的IT600，同时除去部分氧化层510。
可以使用CVD或其它合适的方法在栅导体材料层508上沉积多晶硅、硅化物、金属和/或其它合适的材料，用于后续形成在衬底102上的NFET。之后，使用RIE或其它合适的方法除去部分沉积的导体材料，以形成布线和间隔，从而可以形成用作写字线(WWL)132的第二字线804。
之后，可使用掩模技术在衬底102中(例如，在制造的存储器阵列和所包含的CMOS支持区中)注入离子。这样，可在衬底102中形成源-漏扩散区、N-型晕圈/延伸注入和/或P-型晕圈/延伸注入。
可使用CVD或其它合适的方法，接着使用RIE或其它合适的方法在RWL117栅导体材料的侧壁808和/或WWL132栅导体材料的侧壁810上形成介电间隔件806和/或其它合适材料的间隔件。可使用掩模技术在衬底102中(例如，在制造的存储器阵列和所包含的CMOS支持区中)注入离子。这样，可形成正在制造的PFET104的第一和第二p+区300、302。形成第一和/或第二p+区300、302的注入物可具有约1×1019-约1×1020cm-3之间的峰值浓度(但也可使用更大或更小和/或不同的浓度范围)。而且，同样形成正在制造的NFET106的第一源/漏扩散区(例如n+区)306。形成第一源/漏n+扩散区306的注入物可具有约_1×1019_-约_1×1020cm-3之间的峰值浓度(但也可使用更大或更小和/或不同的浓度范围)。
此时在形成存储器单元的示例性方法中，出现图8所示的衬底102。为完成示例性方法并形成图3所示衬底102中的存储器单元100，在衬底102上形成层间电介质、通孔和布线。例如，可使用CVD或其它合适的技术在衬底102上沉积玻璃层(例如，使用高密度等离子体(HDP)沉积法等，使用四乙基原硅酸盐(TEOS)前体)。之后，可使用CMP或其它合适的方法使玻璃层平面化。
而且，可在衬底102中蚀刻出一个或多个接触通孔和/或接地总线通路。可使用CVD或其它合适的方法在衬底102上沉积金属或其它合适的导电材料。可使用CMP或其它合适的材料使沉积材料平面化至玻璃层的顶表面。这样，形成一个或多个接触块和/或接地总线340。
可使用CVD或其它合适的方法沉积层间介电材料。之后，可使用CMP或其它合适的方法使沉积的层间介电材料平面化。这样，可形成RBL112、WBL128。可使用相减蚀刻、镶嵌或其它合适的工艺形成位线112、128和/或字线117、132的布线。可通过形成线路后端(BEOL)的布线和电介质，完成衬底102(例如，其上有一个或多个芯片)的制造。
图9示出根据本发明的一个实施例的形成在衬底上的存储器单元100的顶视图。参见图9，近似平面的PFET104的第一p+区300，可用作第一源/漏扩散区，可经由第一接触900(例如接地接触)连接到低逻辑状态(例如，接地)。近似平面的PFET104的导电沟道可连接到RWL117。PFET104的第二p+区302，用作第二源/漏扩散区，可经由第二接触902连接到RBL112。
而且，栅导体材料层508，用作电容器108上方的NFET106的栅极端子130，可经由第三接触904连接到WWL132。NFET106的第一源/漏扩散区(例如n+区)306可经由第四接触906连接到WBL128。虽然上面仅提到一个存储器单元100，但是应当注意使用示例性方法制造第一存储器单元100时，该示例性方法还可以对称地制造第二存储单元908。
图10示出根据本发明的一个实施例的包括形成在衬底102上的多个存储器单元100、908的阵列1000的顶视图。参见图10，阵列1000可包括布置成行1002和/或列1004的多个存储器单元100、908(但存储器单元100、908也可以以不同方式排列)。
通过使用该示例性方法，可以形成存储器单元100、908(例如增益单元)，该存储单元包括具有近似地与衬底的表面同一平面的定向的PFET和具有与PFET的定向近似垂直的定向(例如垂直定向)的NFET。可使用PFET从存储器单元读取数据，可使用NFET对存储器单元写入数据。而且，存储器单元可包括电容器。NFET和电容器可形成在衬底中所形成的沟槽(例如深沟槽)中。电容器可形成在沟槽的下部，NFET可形成在沟槽的上部。NFET的栅极可与存储电容器的节点导体或电极(例如n+多晶硅区318)通过TTO隔离区550相绝缘。而且，典型的存储器单元100、908可包括位于电容器108的n+埋入板320和NFET106的下部源/漏扩散区(例如n+区)308之间的环形隔离氧化区410。环形隔离氧化区可以防止电容器108所存储电荷的寄生漏电。
该示例性方法可以制造出存储器单元100、908，使得延伸进入图3所示截面图的平面并从其延伸出来的WWL132，例如，连接到NFET106的栅极130，NFET106的上部源/漏扩散区306(例如n+区)可连接到WBL128，而下部源/漏扩散区308(例如n+区)可经过沟槽侧壁的暴露区或孔隙连接到电容器108的存储节点或电极(例如n+多晶硅区318)。而且，接地总线340可连接到第一源/漏扩散区(例如第一p+区)300，RBL112可连接到第二源/漏扩散区(例如第二p+区)302，而延伸进入图3所示截面图并从其延伸出来的RWL117，可例如用作PFET104的栅极端子。
而且，NFET106的下部源/漏扩散区308和电容器108的存储节点或电极可连接到PFET104的n-阱区304或与之结合(例如电连接)(例如经由n-阱区304下面的n+带或区324)。因此，PFET104的反偏压、并由此阈值电压可基于电容器108所储存的电压。因此，可检测经过PFET104的电流，来确定电容器108所存储的状态。
应当注意，如果地线尺寸(ground rules)和/或存储器单元截面面积继续缩短，传统存储器单元会出现存储容量不足。本发明提供一种存储器单元和制造及使用方法，该单元解决了上述存储容量的问题。这样，本发明提供了一种采用未来CMOS技术(例如65nm及更远)的嵌入式DRAM的确定发展选择，从而DRAM可以集成在高性能逻辑芯片上。例如，本发明提供一种缩放至45nm节点的改进的嵌入式DRAM单元结构。更具体地，本发明通过提供适用于放大存储在较小电容上的电荷的新型存储器单元(例如增益单元)解决了存储容量不足的问题。根据一个实施例的存储器单元可包括形成在沟槽内部的大致垂直的写入NFET，该写入NFET包括与大致平面的读出PFET集成的电容器。PFET、NFET和电容器的定向可带来与传统存储器元件相比更紧凑的存储器单元。
上述描述仅公开了本发明的典型实施例。上述公开的装置和方法的落入本发明范围的变型对于本领域普通技术人来说是非常显而易见的。例如，虽然上述典型制造方法形成两个存储器单元100、908，但是可以使用示例性方法形成更多或更少数目的存储器单元100、908。
因此，虽然结合其典型实施例描述了本发明，但是应当理解其他实施例也落入由以下权利要求限定的本发明的精神和范围。

Claims (15)

1.一种存储器单元，其中衬底包括沟槽，该存储器单元包括：
具有和衬底的表面处于同一平面的定向的PFET；和
连接到平面的PFET的NFET，该NFET的栅导体区域只形成在沟槽的上部区域中；
连接在PFET和NFET之间的电容器，电容器的一部分只形成在沟槽的下部区域中；
其中衬底中NFET的定向和PFET的定向垂直。
2.权利要求1的存储器单元，其中沟槽为2μm-6μm深。
3.权利要求1的存储器单元，其中NFET的下部源/漏扩散区经由电容器电连接到PFET的导电路径。
4.权利要求1的存储器单元，其中PFET的反偏压基于电容器所存储的电压。
5.权利要求1的存储器单元，其中电容器是衬底-平板沟槽电容器。
6.权利要求1的存储器单元，其中存储器单元适于存储基于电容器所存储电压的值。
7.一种存储器阵列，包括：
第一存储器单元；和
连接到第一存储器单元的第二存储器单元；
其中第一和第二存储器单元都具有：
具有和衬底的表面处于同一平面的定向的PFET；和
连接到平面的PFET的NFET；
其中NFET的定向和PFET的定向垂直；
其中第一和第二存储器单元每一个都还包括连接在PFET和NFET之间的电容器，并且
所述衬底包括沟槽，该NFET的栅导体区域只形成在沟槽的上部区域中，所述电容器的一部分只形成在沟槽的下部区域中。
8.一种存储器单元的制造方法，包括：
提供衬底；
形成具有和衬底的表面处于同一平面的定向的PFET；
形成连接到平面的PFET的NFET；
其中衬底中NFET的定向和PFET的定向垂直；
形成连接在PFET和NFET之间的电容器；
其中：
形成连接在PFET和NFET之间的电容器的步骤包括：
在衬底中形成沟槽；和
只在沟槽的下部区域中形成电容器的一部分；和
形成NFET的步骤包括只在沟槽的上部区域中形成NFET的栅导体区域。
9.权利要求8的方法，其中在衬底中形成沟槽的步骤包括在衬底中形成2μm-6μm的沟槽。
10.权利要求8的方法，其中形成NFET的步骤包括形成NFET的下部源/漏扩散区，其经由存储器单元的电容器电连接到PFET的导电路径。
11.权利要求8的方法，其中形成连接在PFET和NFET之间的电容器的步骤包括在PFET和NFET之间形成电容器，使得PFET的反偏压基于存储器单元的电容器所存储的电压。
12.权利要求8的方法，其中形成连接在PFET和NFET之间的电容器的步骤包括形成衬底-平板沟槽电容器。
13.权利要求8的方法，其中在衬底中形成与PFET的定向垂直定向的NFET的步骤包括减小由存储器单元所占据的衬底空间量。
14.一种存储器单元的数据存取方法，包括：
提供一种存储器单元，具有：
具有和衬底的表面处于同一平面的定向的PFET，所述衬底包括沟槽；
连接到平面的PFET的NFET；和
连接在PFET和NFET之间的电容器，其中该NFET的栅导体区域只形成在沟槽的上部区域中，并且其中衬底中NFET的定向和PFET的定向垂直；
连接在PFET和NFET之间的电容器，电容器的一部分只形成在沟槽的下部区域中；以及
以下步骤中的至少之一：
通过确定流经PFET的电流从存储器单元读取数据；和
通过影响电容器存储的电压向存储器单元写入数据。
15.权利要求14的方法，其中通过确定流经PFET的电流从存储器单元读取数据的步骤包括基于电容器所存储的电压而影响流经PFET的电流。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101908371B (zh) * 2009-06-04 2012-10-17 复旦大学 用于可编程逻辑器件的增益单元eDRAM
CN101923890B (zh) * 2009-06-11 2012-09-05 复旦大学 一种用于可编程逻辑器件的增益单元eDRAM
KR101840797B1 (ko) 2010-03-19 2018-03-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 메모리 장치
US8934286B2 (en) * 2013-01-23 2015-01-13 International Business Machines Corporation Complementary metal-oxide-semiconductor (CMOS) dynamic random access memory (DRAM) cell with sense amplifier
CN109256170B (zh) * 2017-07-12 2020-09-15 联华电子股份有限公司 存储单元及存储阵列

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4763181A (en) * 1986-12-08 1988-08-09 Motorola, Inc. High density non-charge-sensing DRAM cell

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01128563A (ja) * 1987-11-13 1989-05-22 Nec Corp 半導体記憶装置
US4914740A (en) * 1988-03-07 1990-04-03 International Business Corporation Charge amplifying trench memory cell
JPH05243522A (ja) * 1992-03-02 1993-09-21 Hitachi Ltd 半導体記憶装置およびその製造方法
JPH07193140A (ja) * 1993-12-27 1995-07-28 Toshiba Corp 半導体記憶装置
US5554870A (en) * 1994-02-04 1996-09-10 Motorola, Inc. Integrated circuit having both vertical and horizontal devices and process for making the same
JP3168147B2 (ja) * 1995-09-14 2001-05-21 株式会社日立製作所 半導体装置とそれを用いた３相インバータ
US5732014A (en) * 1997-02-20 1998-03-24 Micron Technology, Inc. Merged transistor structure for gain memory cell
US6246083B1 (en) * 1998-02-24 2001-06-12 Micron Technology, Inc. Vertical gain cell and array for a dynamic random access memory
US6043527A (en) * 1998-04-14 2000-03-28 Micron Technology, Inc. Circuits and methods for a memory cell with a trench plate trench capacitor and a vertical bipolar read device
US6333532B1 (en) * 1999-07-16 2001-12-25 International Business Machines Corporation Patterned SOI regions in semiconductor chips
US6383871B1 (en) * 1999-08-31 2002-05-07 Micron Technology, Inc. Method of forming multiple oxide thicknesses for merged memory and logic applications
US6339241B1 (en) * 2000-06-23 2002-01-15 International Business Machines Corporation Structure and process for 6F2 trench capacitor DRAM cell with vertical MOSFET and 3F bitline pitch
US6747890B1 (en) * 2003-04-02 2004-06-08 International Business Machines Corporation Gain cell structure with deep trench capacitor
JP3964819B2 (ja) * 2003-04-07 2007-08-22 株式会社東芝 絶縁ゲート型半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4763181A (en) * 1986-12-08 1988-08-09 Motorola, Inc. High density non-charge-sensing DRAM cell

Also Published As

Publication number Publication date
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US7642588B2 (en) 2010-01-05
CN1956197A (zh) 2007-05-02

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