突波抑制装置
技术领域
本发明有关于一种突波抑制装置,且特别有关于一种可以单一电路滤除正突波与负突波的突波抑制装置。
背景技术
现有的突波抑制方法,都以抑制正突波或者负突波为主要机制。图1所示即为现有的正突波抑制电路的电路图。请参照图1。此正突波抑制电路包括反相器101、103、与107,以及延迟电路102与105、逻辑电路104与106。其中延迟电路102用以将输入信号S延迟一t1时间,而延迟电路105用以将逻辑电路104的输出信号T的正沿延迟一t2时间,且逻辑电路104与106分别以或门和与门来实现。假设输入信号S中有一个宽度为W的正突波,则此正突波抑制电路中各信号的时序如图2与图3所示。
图2为图1所示电路的延迟时间t1大于突波宽度W时的各信号时序。图3为图1所示电路的延迟时间t1小于等于突波宽度W时的各信号时序。经由比较图2与图3可知,当延迟时间t1大于突波宽度W时,此正突波抑制电路可将输入信号S中的正突波滤除,因此输出信号V没有任何正突波。然而,在延迟时间t1小于等于突波宽度W的情况下,正突波抑制电路就没有办法有效滤除输入信号S中的正突波,以致于输出信号V还是含有正突波杂讯。
图4所示即为现有的负突波抑制电路的电路图。请参照图4。此负突波抑制电路包括反相器401、403、与407,以及延迟电路402与405、逻辑电路404与406。其中延迟电路402用以将输入信号S延迟一t2时间,而延迟电路405用以将逻辑电路404的输出信号U的负沿延迟一t1时间,且逻辑电路404与406分别以与门和或门来实现。假设输入信号S中有一个宽度为W的负突波,则此负突波抑制电路中各信号的时序如图5与图6所示。
图5为图4所示电路的延迟时间t2大于突波宽度W时的各信号时序。图6为图4所示电路的延迟时间t2小于等于突波宽度W时的各信号时序。经由比较图5与图6可知,当延迟时间t2大于突波宽度W时,此负突波抑制电路可将输入信号S中的负突波滤除,因此输出信号V没有任何负突波。然而,在延迟时间t2小于等于突波宽度W的情况下,负突波抑制电路就没有办法有效滤除输入信号S中的负突波,以致于输出信号V还是含有负突波杂讯。
虽然上述突波抑制电路都有其滤除杂讯上的极限,然而只要透过适当地调整延迟的时间,就能改善上述的情况。
通常,如果要同时抑制正突波和负突波都存在的状况,一般的做法是将正突波抑制电路和负突波抑制电路这两种机制以前后级的方式串联,来过滤信号中的正突波和负突波,如图7所示。
图7为现有的突波抑制装置。请参照图7,其包括正突波抑制电路710与负突波抑制电路720。正突波抑制电路710即为图1所示的电路,而负突波抑制电路720即为图4所示的电路。正突波抑制电路710接收输入信号IN,并将输入信号IN中的正突波滤除,然后再输出给负突波抑制电路720,以滤除输入信号IN中的负突波,最终输出没有突波的输出信号OUT。
但可惜的是,这种整合两种机制的方法所需的电路就要两组,一组用以抑制正突波,而另一组用以抑制负突波,因此若要在芯片(chip)中采用这种突波抑制装置,则势必占用较大的芯片面积,进而降低产品竞争力。
发明内容
本发明的目的就是提供一种突波抑制装置,其可以减小芯片面积,提高产品竞争力。
基于上述及其他目的,本发明提出一种突波抑制装置,其包括第一开关、第二开关、第一延迟电路、第一逻辑电路、第一反相器、第三开关、第四开关、第二延迟电路、第二逻辑电路、以及第二反相器。
第一开关接收第一输入信号与第二输入信号,据以决定是否输出上述第二输入信号,其中第二输入信号为第一输入信号的反相信号。第二开关的三输入端分别接收第一输入信号、第二输入信号、以及第一逻辑信号,并依据第一输入信号与第二输入信号决定是否输出第一逻辑信号,其中第一开关与第二开关的输出形成第一信号,且第一信号为第二输入信号与第一逻辑信号其中之一。第一延迟电路接收第一信号,并延迟第一信号的负沿,据以产生第一延迟信号。第一逻辑电路接收第一信号与第一延迟信号,据以产生第二逻辑信号,第二逻辑信号被输入到第三开关的输入端。第一反相器接收并反相第二逻辑信号,据以产生第一输出信号。
第三开关的三输入端分别接收第一输入信号、第二输入信号、以及第二逻辑信号,并依据第一输入信号与第二输入信号决定是否输出第二逻辑信号。第四开关接收第一输入信号与第二输入信号,据以决定是否输出第二输入信号,其中第三开关与第四开关的输出形成第二信号,且第二信号为第二输入信号与第二逻辑信号其中之一。第二延迟电路接收第二信号,并延迟第二信号的正沿,据以产生第二延迟信号。第二逻辑电路接收第二信号与第二延迟信号,据以产生第一逻辑信号,第一逻辑信号被输入到第二开关的输入端。第二反相器接收并反相第一逻辑信号,据以产生第二输出信号。
依照本发明一实施例所述的突波抑制装置,上述第一开关包括第一晶体管与第二晶体管。第一晶体管的栅极接收第一输入信号,而第一晶体管的其中一源/漏极接收第二输入信号。第二晶体管的栅极与其中一源/漏极接收第二输入信号,而第二晶体管的另一源/漏极耦接第一晶体管的另一源/漏极、第一逻辑电路、以及第一延迟电路。
第二开关包括第三晶体管与第四晶体管。第三晶体管的栅极接收第二输入信号,而第三晶体管的其中一源/漏极接收第一逻辑信号。第四晶体管的栅极接收第一输入信号,第四晶体管的其中一源/漏极接收第一逻辑信号,而第四晶体管的另一源/漏极耦接第三晶体管的另一源/漏极与第二晶体管的另一源/漏极,以在第四晶体管的另一源/漏极产生第一信号。
第三开关包括第五晶体管与第六晶体管。第五晶体管的栅极接收第一输入信号,而第五晶体管的其中一源/漏极接收第二逻辑信号。第六晶体管的栅极接收第二输入信号,第六晶体管的其中一源/漏极接收第二逻辑信号,而第六晶体管的另一源/漏极耦接第五晶体管的另一源/漏极、第二逻辑电路、以及第二延迟电路。
第四开关包括第七晶体管与第八晶体管。第七晶体管的栅极与其中一源/漏极接收第二输入信号。第八晶体管的栅极接收第一输入信号,第八晶体管的其中一源/漏极接收第二输入信号,而第八晶体管的另一源/漏极耦接第七晶体管的另一源/漏极与第六晶体管的另一源/漏极,以在第八晶体管的另一源/漏极产生第二信号。
在上述实施例中,第一晶体管、第三晶体管、第五晶体管、以及第七晶体管为N型金属氧化物半导体场效应管,而第二晶体管、第四晶体管、第六晶体管、以及第八晶体管为P型金属氧化物半导体场效应管。
上述第一逻辑电路包括或门,此或门的二输入端分别接收第一信号与第一延迟信号,据以在或门的输出端产生第二逻辑信号。而第二逻辑电路包括与门,此与门的二输入端分别接收第二信号与第二延迟信号,据以在与门的输出端产生第一逻辑信号。
依照本发明另一实施例所述的突波抑制装置,上述第一逻辑电路包括第三反相器、第四反相器、以及与非门。第三反相器用以接收并反相第一信号。第四反相器用以接收并反相第一延迟信号。与非门的二输入端分别接收第三反相器与第四反相器的输出,据以在与非门的输出端产生第二逻辑信号。而第二逻辑电路包括第五反相器、第六反相器、以及或非门。第五反相器用以接收并反相第二信号。第六反相器用以接收并反相第二延迟信号。或非门的二输入端分别接收第五反相器与第六反相器的输出,据以在或非门的输出端产生第一逻辑信号。
基于上述及其他目的,本发明再提出一种突波抑制装置,其包括第一开关、第二开关、第一反相器、第一延迟电路、第一逻辑电路、第二反相器、第三开关、第四开关、第三反相器、第二延迟电路、第二逻辑电路、以及第四反相器。
第一开关接收第一输入信号与第二输入信号,据以决定是否输出第二输入信号,其中第二输入信号为第一输入信号的反相信号。第二开关接收第一输入信号、第二输入信号、以及第一逻辑信号,并依据第一输入信号与第二输入信号决定是否输出第一逻辑信号,其中第一开关与第二开关的输出形成第一信号。第一反相器的输入端接收第一信号,据以产生第一信号的反相信号。第一延迟电路接收第一信号的反相信号,并延迟第一信号的反相信号的正沿,据以产生第一延迟信号。第一逻辑电路接收第一信号的反相信号与第一延迟信号,据以产生第二逻辑信号,第二逻辑信号被输入到第三开关的输入端。第二反相器接收并反相第二逻辑信号,据以产生第一输出信号。
第三开关接收第一输入信号、第二输入信号、以及第二逻辑信号,并依据第一输入信号与第二输入信号决定是否输出第二逻辑信号。第四开关接收第一输入信号与第二输入信号,据以决定是否输出第二输入信号,其中第三开关与第四开关的输出形成第二信号。第三反相器的输入端接收第二信号,据以产生第二信号的反相信号。第二延迟电路接收第二信号的反相信号,并延迟第二信号的反相信号的负沿,据以产生第二延迟信号。第二逻辑电路接收第二信号的反相信号与第二延迟信号,据以产生第一逻辑信号,第一逻辑信号给输入到第二开关的输入端。第四反相器接收并反相第一逻辑信号,据以产生第二输出信号。
依照本发明一实施例所述的突波抑制装置,上述的第一开关包括第一晶体管与第二晶体管。第一晶体管的栅极接收第一输入信号,第一晶体管的其中一源/漏极接收第二输入信号。第二晶体管的栅极与其中一源/漏极接收第二输入信号,而第二晶体管的另一源/漏极耦接第一晶体管的另一源/漏极与第一反相器的输入端。
第二开关包括第三晶体管与第四晶体管。第三晶体管的栅极接收第二输入信号,第三晶体管的其中一源/漏极接收第一逻辑信号。第四晶体管的栅极接收第一输入信号,第四晶体管的其中一源/漏极接收第一逻辑信号,而第四晶体管的另一源/漏极耦接第三晶体管的另一源/漏极与第二晶体管的另一源/漏极,以在第四晶体管的另一源/漏极产生第一信号。
第三开关包括第五晶体管与第六晶体管。第五晶体管的栅极接收第一输入信号,第五晶体管的其中一源/漏极接收第二逻辑信号。第六晶体管的栅极接收第二输入信号,第六晶体管的其中一源/漏极接收第二逻辑信号,而第六晶体管的另一源/漏极耦接第五晶体管的另一源/漏极与第三反相器的输入端。
第四开关包括第七晶体管与第八晶体管。第七晶体管的栅极与其中一源/漏极接收第二输入信号。第八晶体管的栅极接收第一输入信号,第八晶体管的其中一源/漏极接收第二输入信号,而第八晶体管的另一源/漏极耦接第七晶体管的另一源/漏极与第六晶体管的另一源/漏极,以在第八晶体管的另一源/漏极产生第二信号。
在上述实施例中,第一晶体管、第三晶体管、第五晶体管、以及第七晶体管为N型金属氧化物半导体场效应管,而第二晶体管、第四晶体管、第六晶体管、以及第八晶体管为P型金属氧化物半导体场效应管。
上述第一逻辑电路包括与非门。此与非门的二输入端分别接收第一信号的反相信号与第一延迟信号,据以在与非门的输出端产生第二逻辑信号。而第二逻辑电路包括或非门。此或非门的二输入端分别接收第二信号的反相信号与第二延迟信号,据以在或非门的输出端产生第一逻辑信号。
本发明的突波抑制装置因采用四个N型晶体管、四个P型晶体管、第一延迟电路、第二延迟电路、第一逻辑电路、第二逻辑电路、以及两个反相器,利用上述各构件的特定的连接关系与功能,本发明的突波抑制装置便可在同一组电路中滤除正突波与负突波,进而减小芯片面积,提高产品竞争力。
为让本发明的上述和其他目的、特征和优点能更明显易懂,下文特举较佳实施例,并配合附图作详细说明如下。
附图说明
图1为现有的正突波抑制电路的电路图。
图2为图1所示电路延迟时间t1大于突波宽度W时的各信号时序图。
图3为图1所示电路延迟时间t1小于等于突波宽度W时的各信号时序图。
图4为现有的负突波抑制电路的电路图。
图5为图4所示电路延迟时间t2大于突波宽度W时的各信号时序图。
图6为图4所示电路延迟时间t2小于等于突波宽度W时的各信号时序图。
图7为现有的突波抑制装置的框图。
图8为依照本发明一实施例的突波抑制装置的电路图。
图9为图8所示电路延迟时间t1大于突波宽度W时的各信号时序图。
图10为图8所示电路延迟时间t1小于等于突波宽度W时的各信号时序图。
图11为图8所示电路延迟时间t2大于突波宽度W时的各信号时序图。
图12为图8所示电路延迟时间t2小于等于突波宽度W时的各信号时序图。
图13为依照本发明另一实施例的突波抑制装置的电路图。
图14为图13所示电路延迟时间t1大于突波宽度W时的各信号时序图。
图15为图13所示电路延迟时间t1小于等于突波宽度W时的各信号时序图。
图16为图13所示电路延迟时间t2大于突波宽度W时的各信号时序图。
图17为图13所示电路延迟时间t2小于等于突波宽度W时的各信号时序图。
图18为依照本发明再一实施例的突波抑制装置的电路图。
具体实施方式
图8为依照本发明一实施例的突波抑制装置的电路图。请参照图8,此突波抑制装置包括开关801、802、806、与807,以及延迟电路803与808、逻辑电路804与809、反相器805与810。
开关801接收输入信号S与输入信号SN,据以决定是否输出上述输入信号SN,其中输入信号SN为输入信号S的反相信号。开关802接收输入信号S、输入信号SN、以及逻辑信号U,并依据输入信号S与输入信号SN决定是否输出逻辑信号U,其中开关801与开关802的输出形成信号A,且信号A为输入信号SN与逻辑信号U其中之一。延迟电路803接收信号A,并延迟信号A的负沿,据以产生延迟信号AD。逻辑电路804接收信号A与延迟信号AD,据以产生逻辑信号T。反相器805接收并反相逻辑信号T,据以产生输出信号V。
开关806接收输入信号S、输入信号SN、以及逻辑信号T,并依据输入信号S与输入信号SN决定是否输出逻辑信号T。开关807接收输入信号S与输入信号SN,据以决定是否输出输入信号SN,其中开关806与开关807的输出形成信号B,且信号B为输入信号SN与逻辑信号T其中之一。延迟电路808接收信号B,并延迟信号B的正沿,据以产生延迟信号BD。逻辑电路809接收信号B与延迟信号BD,据以产生逻辑信号U。反相器810接收并反相逻辑信号U,据以产生输出信号V2。
在此实施例中,开关801以N型金属氧化物半导体场效应管(N-type MetalOxide Semiconductor transistor)811与P型金属氧化物半导体场效应管(P-typeMetal Oxide Semiconductor transistor)812来实施。场效应管811的栅极接收输入信号S,而场效应管811的源极接收输入信号SN。场效应管812的栅极接收输入信号SN,场效应管812的漏极耦接场效应管811的源极,而场效应管812的源极耦接场效应管811的漏极、延迟电路803、以及逻辑电路804。
开关802以N型金属氧化物半导体场效应管813与P型金属氧化物半导体场效应管814来实施。场效应管813的栅极接收输入信号SN,而场效应管813的源极接收逻辑信号U。场效应管814的栅极接收输入信号S,场效应管814的漏极耦接场效应管813的源极,而场效应管814的源极耦接场效应管813的漏极与场效应管812的源极,以产生信号A。
开关806以N型金属氧化物半导体场效应管815与P型金属氧化物半导体场效应管816来实施。场效应管815的栅极接收输入信号S,而场效应管815的源极接收逻辑信号T。场效应管816的栅极接收输入信号SN,场效应管816的漏极耦接场效应管815的源极,而场效应管816的源极耦接场效应管815的漏极、延迟电路808、以及逻辑电路809。
开关807以N型金属氧化物半导体场效应管817与P型金属氧化物半导体场效应管818来实施。场效应管817的栅极接收输入信号SN,而场效应管817的源极接收输入信号SN。场效应管818的栅极接收输入信号S,场效应管818的漏极耦接场效应管817的源极,而场效应管818的源极耦接场效应管817的漏极与场效应管816的源极,以产生信号B。须补充说明的是,由于金属氧化物半导体场效应管通常被做成对称的元件,因此它的源极、漏极可以交换使用,并不会影响元件特性。
关于逻辑电路的部分,逻辑电路804与809分别以或门819和与门820来实施。或门819的二输入端分别接收信号A与延迟信号AD,据以产生逻辑信号T。而与门820的二输入端分别接收信号B与延迟信号BD,据以产生逻辑信号U。在此种连接架构下,输出信号V与输出信号V2二者会相等。另外,使用者可透过反相器821将输入信号S反相成另一个输入信号SN。
假设输入信号S中有一个宽度为W的正突波,则此突波抑制装置中各信号的时序如图9与图10所示。
图9为图8所示电路延迟时间t1大于突波宽度W时的各信号时序图。图10为图8所示电路延迟时间t1小于等于突波宽度W时的各信号时序图。需先特别说明的是,在图9中的信号AD,由于其延迟时间t1大于突波宽度W,故信号AD的波形维持在高逻辑(逻辑1)。经由比较图9与图10可知,当延迟时间t1大于突波宽度W时,此突波抑制装置可将输入信号S中的正突波滤除,因此输出信号V没有任何正突波。然而,在延迟时间t1小于等于突波宽度W的情况下,突波抑制装置就没有办法有效滤除输入信号S中的正突波,以致于输出信号V还是含有正突波杂讯。
假设输入信号S中有一个宽度为W的负突波,则此突波抑制装置中各信号的时序如图11与图12所示。
图11为图8所示电路延迟时间t2大于突波宽度W时的各信号时序图。图12为图8所示电路延迟时间t2小于等于突波宽度W时的各信号时序图。需先特别说明的是,在图11中的信号BD,由于其延迟时间t2大于突波宽度W,故信号BD的波形维持在低逻辑(逻辑0)。经由比较图11与图12可知,当延迟时间t2大于突波宽度W时,此突波抑制装置可将输入信号S中的负突波滤除,因此输出信号V没有任何负突波。然而,在延迟时间t2小于等于突波宽度W的情况下,突波抑制装置就没有办法有效滤除输入信号S中的负突波,以致于输出信号V还是含有负突波杂讯。
经由上述实施例可知,通过上述实施例中各构件的特定的连接关系与功能,此突波抑制装置便可在同一组电路中滤除正突波与负突波,进而减小芯片面积,并且只要透过适当地调整延迟的时间,就能改善此突波抑制装置滤除杂讯上的极限。然而除了上述实施例的实施方式之外,由于各家厂商对于逻辑电路的设计方式可能不尽相同,因此以下再列举其他可能的实施方式其中之一,如图13所示。
图13为依照本发明另一实施例的突波抑制装置的电路图。请参照图13。图13与图8所示电路二者基本上几乎完全相同,其相异处在于图13所示电路利用反相器1301与1302、以及与非门1303三者来取代图8中的或门819,并且还利用反相器1304与1305、以及或非门1306三者来取代图8中的与门820。
反相器1301用以接收并反相信号A。反相器1302用以接收并反相延迟信号AD。与非门1303的二输入端分别接收反相器1301与1302的输出,据以产生逻辑信号T。反相器1304用以接收并反相信号B。反相器1305用以接收并反相延迟信号BD。或非门1306的二输入端分别接收反相器1304与1305的输出,据以产生逻辑信号U。
假设输入信号S中有一个宽度为W的正突波,则此突波抑制装置中各信号的时序如图14与图15所示。
图14为图13所示电路延迟时间t1大于突波宽度W时的各信号时序图。图15为图13所示电路延迟时间t1小于等于突波宽度W时的各信号时序图。需先特别说明的是,在图14中的信号AD,由于其延迟时间t1大于突波宽度W,故信号AD的波形维持在高逻辑(逻辑1)。经由比较图14与图15可知,当延迟时间t1大于突波宽度W时,此突波抑制装置可将输入信号S中的正突波滤除,因此输出信号V没有任何正突波。然而,在延迟时间t1小于等于突波宽度W的情况下,突波抑制装置就没有办法有效滤除输入信号S中的正突波,以致于输出信号V还是含有正突波杂讯。
假设输入信号S中有一个宽度为W的负突波,则此突波抑制装置中各信号的时序如图16与图17所示。
图16为图13所示电路延迟时间t2大于突波宽度W时的各信号时序图。图17为图13所示电路延迟时间t2小于等于突波宽度W时的各信号时序图。需先特别说明的是,在图16中的信号BD,由于其延迟时间t2大于突波宽度W,故信号BD的波形维持在低逻辑(逻辑0)。经由比较图16与图17可知,当延迟时间t2大于突波宽度W时,此突波抑制装置可将输入信号S中的负突波滤除,因此输出信号V没有任何负突波。然而,在延迟时间t2小于等于突波宽度W的情况下,突波抑制装置就没有办法有效滤除输入信号S中的负突波,以致于输出信号V还是含有负突波杂讯。
本领域普通技术人员还可将图13所示的电路再稍做些变化,如图18所示。图18为依照本发明再一实施例的突波抑制装置的电路图。请参照图18。图18与图13二者所示电路的不同处在于,图18中的逻辑电路804与809中皆不采用反相器,而是在信号A形成之后使其马上透过反相器1310反相成其反相信号/A,再将此反相信号/A输入至延迟电路803以及与非门1303的其中一输入端,且在信号B形成之后使其马上透过反相器1320反相成其反相信号/B,再将此反相信号/B输入至延迟电路808以及或非门1306的其中一输入端。然须注意的是,延迟电路803须改为延迟其输入信号的正沿,而延迟电路808则须改为延迟其输入信号的负沿,如此才能得到与图13所示电路相同的逻辑信号T以及U。
综上所述,本发明的突波抑制装置因采用四个N型晶体管、四个P型晶体管、第一延迟电路、第二延迟电路、第一逻辑电路、第二逻辑电路、以及两个反相器,利用上述各构件的特定的连接关系与功能,本发明的突波抑制装置便可在同一组电路中滤除正突波与负突波,进而减小芯片面积,提高产品竞争力。
虽然本发明已以较佳实施例揭示如上,然其并非用以限定本发明,任何本领域普通技术人员在不脱离本发明的精神和范围内,当可作些许更动与润饰,因此本发明的保护范围当以权利要求所界定的为准。