CN100533981C - 利用多载频数字频率源产生线性调频中断连续波信号的方法 - Google Patents

Abstract

本发明公开了一种利用多载频数字频率源产生线性调频中断连续波信号的方法。其过程包括：根据线性调频中断连续波的时频特性设置线性调频中断连续波的波形参数；计算机接口电路将该波形参数传送给FPGA单元进行处理和保存，并对DDS子系统中的芯片进行复位，清空相位累加寄存器产生一个高脉冲；在DDS芯片中选择线性调频模式，并设置调频斜率、起始频率和初相，对DDS核心控制模块输出的时序进行判断；将设定好的线性调频中断连续波工作期的幅度值写入DDS的幅度寄存器，并对输出时序进行判断，产生线性调频中断连续波控制时序；每一路DDS子系统对控制时序处理后，输出线性调频中断连续波信号。本发明可用于高频地波雷达、导弹精密末制导、埋地物件探测领域。

Description

利用多载频数字频率源产生线性调频中断连续波信号的方法

技术领域

本发明属于电子信息技术领域，涉及数字频率合成，具体地说是一种多载频数字频率源，可用于雷达、通信等领域要求同时提供多个同步中频信号源的场合。

背景技术

对于数字频率源的设计，通常采用以下几种方法：

1.低噪声高分辨率直接数字频率合成器的设计，如“宽带雷达信号产生技术，费元春等编著，北京，国防工业出版社，2002.1”。这种方法采用数控振荡器、电平转换器、数模D/A变换器、低通滤波器及单片机控制电路等组成，可以达到良好的频谱性能。但该方法分离元件过多，一致性难以控制，不适合于多载频情况下的使用。

2.采用计算机总线控制的直接数字合成频率源，如“用于核磁共振的直接数字合成频率源，蒋赟等，波谱学杂志，第18卷，第四期，2001.12”。该方法设计的频率源中使用了三块DDS芯片，并使其工作在同一块ISA插卡上，直接享用ISA总线所提供的数据总线、地址总线及电源。通过可编程逻辑器件PLD对ISA总线上的地址进行译码，控制3块DDS的工作。该方法虽然降低了成本，可通过计算机直接控制，但却由于没有滤波器，信噪比不够，且I/O读写速度有限，限制了频率和相位切换的速度，关键是不利于多载频的扩展。

3.基于DDS技术的信号模拟器，如“基于DDS技术的声纳信号模拟器，高鹏，桑恩方，通讯与电视，2003年第10期”，该方法提出了一种基于DDS技术的数字化通用声纳信号模拟器的实现方案。通过控制DDS器件输出信号的幅度和相位来模拟成像声纳基阵的输出，可以对任意距离和方位上目标回波进行精确的模拟，并可以模拟运动目标的回波信号。该方法具有较好的扩展能力，适合于模拟器的应用，但这种方法针对面太窄，不易于作为通用频率源。

发明的内容

本发明的目的在于避免上述已有技术的不足，提供一种多载频数字频率源，产生不同信号类型、不同调制、不同频率和相位的信号，可有效模拟实际信号环境和多个可控的信号源，以解决在电子、通信等领域需要同时提供多个同步中频信号源的实际问题。

本发明的技术方案是这样实现的：

本发明的多载频数字频率源包括：计算机接口电路、时钟及驱动电路、现场可编程门阵列FPGA单元、直接数字合成DDS子系统四部分，其主要特点是采用一片FPGA单元控制多个相同的DDS子系统，每个DDS子系统构成一个独立的通道输出，实现任意多路信号的产生与其波形参数控制。

上述多载频数字频率源，其中FPGA单元包括：计算机接口控制模块、DDS核心控制模块、故障检测模块。该计算机接口控制模块，用于与计算机进行数据交换，即将计算机接收的控制指令传输给DDS核心控制模块处理，变成相应的时序使DDS子系统按照指定的参数输出波形；同时将DDS子系统工作的状态信息回馈给计算机；该DDS核心控制模块，用于对DDS子系统产生时序控制信号，即从计算机接口模块获得系统的各项参数，控制DDS子系统输出波形的各项参数使之满足系统要求；该故障检测模块，用于对DDS子系统反馈回来的信号进行分析，实时检测当前的模块是否处于正常工作状态和是否为系统设定的信号。

上述多载频数字频率源，其中每个DDS子系统由DDS单元和信号调理电路组成，DDS单元按照FPGA单元发送的时序产生相应参数的LFMICW信号，送给信号调理电路处理后输出到端口。

上述多载频数字频率源，其中时钟及驱动电路由恒温晶振或外部输入时钟及多路时钟驱动电路组成，用于为系统中的FPGA单元和DDS单元提供强驱动能力的时钟信号，并通过时钟电路的布线满足各DDS子系统之间的时钟同步，以获得输出信号的同步。

利用上述频率源产生线性调频中断连续波LFMICW信号的方法，按如下过程进行：

(1)根据LFMICW的时频特性由用户通过计算机的控制界面，设置LFMICW的波形参数；

(2)计算机接口电路将该波形参数传送给FPGA单元进行处理和保存，并产生LFMICW控制时序，传送到至少一路直接数字合成DDS子系统；

(3)每一路DDS子系统对该控制时序进行处理后，输出LFMICW信号。

上述FPGA单元产生LFMICW控制时序的过程如下：

(1)对DDS子系统中的DDS芯片进行复位，并清空相位累加寄存器产生一个高脉冲；

(2)在DDS芯片中选择线性调频Chirp模式，并设置调频斜率、起始频率和初相；

(3)对DDS核心控制模块输出的时序进行判断，若满一个调制周期，则清空相位累加寄存器；

(4)判断输出时序是否到工作期，如果不是，则继续循环直到工作期，

工作期＝LFMICW的脉冲重复周期×LFMICW的工作比；

(5)将用户设定好的LFMICW工作期的幅度值写入DDS芯片的幅度寄存器；

(6)判断输出时序是否到休止期，如果不是，则继续循环直到休止期，

休止期＝LFMICW的脉冲重复周期×(100％—LFMICW的工作比)；

(7)清空DDS芯片中的幅度寄存器，返回步骤(3)继续循环进行。

本发明具有如下效果：

1.本发明由于采用相同的DDS子系统，因而能够进行完全的电路复制，可很好地保持输出信号的一致性；同时由于本发明的各子系统在性能上是一致的，因此这些子系统之间也是可以互换的，提高了DDS子系统的适配能力；

2.本发明由于采用DDS单元，可灵活产生单频、AM、FM、线性调频CHIRP、线性调频中断连续波LFMICW、二相码、雷达回波模拟等不同类型的信号，还可以按照用户要求方便地设计出任意波形；

3.本发明所产生的LFMICW信号，可广泛用于高频地波雷达、导弹精密末制导、埋地物件探测，包括金属或非金属地雷、场面监视、气象观测和防撞系统等方面；

4.本发明可广泛应用在电子、通信等需要多载频的系统中，既减少了项目的开发时间，也方便了项目的调试和测试，对任意多路信号的产生可进行模拟，不仅可用作相控阵雷达的发射激励源，而且配置恒温晶振或原子钟，可获得高稳定、低无杂散动态范围SFDR、低相噪的信号。

附图说明

图1是本发明的组成原理框图

图2是本发明的时钟及驱动电路图

图3是本发明信号调理电路中的差分放大电路图

图4是本发明信号调理电路中的滤波器组成图

图5是本发明信号调理电路中的驱动电路图

图6是本发明产生LFMICW信号的流程图

图7是本发明FPGA单元产生控制时序的过程图

图8是本发明FPGA单元产生LFMICW信号的时序图

图9是本发明的具体实施例图

图10是本发明实施例的系统相位噪声图

图11是本发明实施例产生的LFMICW局部时域波形图

图12是本发明实施例产生的LFMICW频域频谱图

具体实施方式

参照图1，本发明由FPGA、多个DDS子系统、时钟及驱动电路、计算机接口电路组成，每个DDS子系统构成一个通道的输出，各部件的结构如下：

1.FPGA单元

该FPGA或ASIC单元可采用FPGA编程或转化为ASIC芯片实现，该单元包括DDS核心控制模块、故障检测模块、计算机接口控制模块等逻辑部分。其中DDS核心控制模块产生对DDS子系统的时序控制信号，即从计算机接口模块获得系统的各项参数，控制DDS子系统输出波形的各项参数使之满足系统要求，该输出波形的时序是根据系统选用的DDS芯片来决定。故障检测模块是为了在系统出现故障的情况下对用户进行提示，即对DDS子系统反馈回来的信号进行分析，实时检测当前的模块是否处于正常工作状态和是否为系统设定的信号。计算机接口控制模块是根据系统所选用的计算机接口而配置的，用于与计算机进行数据交换，即将计算机接收控制指令传输给DDS核心控制模块处理，变成相应的时序使DDS子系统按照指定的参数输出波形；同时将DDS子系统工作的状态信息回馈给计算机。

2.时钟及驱动电路

时钟及驱动电路如图2，由倍频器U3、时钟驱动芯片U4及外围件组成，其中R17～R27为匹配电阻，用来降低时钟线上的振铃效应；E5、C9为去耦电容；J2接恒温晶振或原子钟的输出。时钟信号经倍频器U3倍频后送给时钟驱动芯片U4，在增加输出驱动能力的同时保证了通道间的一致性，完成对系统中的FPGA单元和DDS单元提供强驱动能力的时钟信号，并通过将时钟电路的布线设置成蛇行排列结构对时钟线进行等长估计。为了减小蛇行布线带来的串扰，在时钟线周围进行覆铜铺地加以保护，满足各DDS子系统之间的时钟同步，以获得输出信号的同步。在系统需要高稳定、低相噪的信号输出时应采用恒温晶振或原子钟作为输入时钟源。

3.计算机接口电路

计算机接口电路可由系统需要配置的接口决定，可采用串口、并口、USB等计算机接口所对应的接口电路实现，完成与FPGA或ASIC单元和计算机系统建立数据交互连接，使用户可通过计算机界面控制输出信号的各项参数，同时使FPGA或ASIC单元将DDS子系统的状态信息返回给计算机，供用户从计算机界面上了解系统的工作状态。计算机接口电路是系统的可选部分，该系统也可以脱离计算机单独运行。

4.DDS子系统

每个DDS子系统由DDS单元和信号调理电路组成，可在宽带及超宽带场合下采用DDS+PLL技术对频带进行扩展。其中：

(1)DDS单元可采用DDS集成芯片及其外围电路组成，例如AD9854、AD9858等。DDS单元的控制由FPGA单元完成，其时钟由时钟电路及其驱动电路提供。

(2)信号调理电路由差分放大电路、滤波电路和驱动电路构成。

该差分放大电路采用图3所示的差分方式输出，由差分放大器MAX436和外围件组成，其中R1、R2为输入匹配电阻，R5为输出匹配电阻，为了对输入和输出进行匹配，以减少振铃干扰；E1、E2、C2、C3、C4、C5为去耦电容，Z1、Z2为高频磁珠，都是为了对电源滤波，减少电源噪声对放大器的影响；R3为跨导电阻；C6和R4组合控制放大器的输出电流。

该滤波器电路考虑到到DDS单元的输出含有大量的谐波成分，在滤除谐波分量的同时要尽可能减少相位的不连续性，故设计了11阶契比雪夫无源低通滤波器，如图4所示。

该驱动电路采用同相比例放大结构，如图5所示。其中U1为低噪声宽带放大器，R6、R7为输入匹配电阻，R11为输出匹配电阻；E3、E4、C7、C8为去耦电容，Z3、Z4为高频磁珠，R8、R9和R10为放大器增益控制电阻。

参照图6，本发明产生LFMICW信号的过程如下：

(1)用户通过计算机的控制界面设置LFMICW的波形参数，该波形参数包括各路信号的起始频率、初始相位、幅度、调频斜率、工作比、脉冲重复周期、调制周期等，其中发射脉冲宽度为T_e，脉冲重复周期为T_r，调制周期为T_m，T_m＝M·T_r，M为调制周期内发射脉冲数，则发射信号可表示为：

$s\left(t\right)=g\left(t\right)e^{j({2\mathrm{\&pi;f}}_{0}t-{\mathrm{\&pi;\&mu;t}}^2+{\mathrm{\&phi;}}_0)},0\&le;t<T_m$

其中g(t)为脉冲调制信号或称门控信号，

$g\left(t\right)=\underset{m=0}{\overset{M-1}{\mathrm{\&Sigma;}}}\mathrm{rect}(t-{\mathrm{mT}}_r),\mathrm{rect}\left(t\right)=\left\{\begin{array}{cc}1,& 0\&le;t<T_e\\ 0,& T_e\&le;t\&le;T_r\end{array}\right.$

f₀为载频；μ为调频斜率；φ₀为初相。工作频率从f₀到f₀+B_μ，调频带宽B_μ＝μ·T_m；

(2)传送参数，即由计算机接口电路将波形参数传送给FPGA单元；

(3)接收、处理和保存参数，即由FPGA单元的计算机接口控制模块负责接收并将其处理后保存；

(4)FPGA单元根据保存的参数按照图7所示的过程产生控制时序如图8，控制多个DDS单元产生多路LFMICW信号，并经过信号调理电路滤波、放大后输出到各个通道。

参照图7，FPGA单元产生控制时序的过程如下：

(1)先复位DDS芯片；

(2)清空相位累加寄存器，在CLR ACC2位上产生一个高脉冲；

(3)选择Chirp模式，设置MODE＝011；

(4)设置调频斜率；

调频斜率＝步进频率寄存器的值/步进时间寄存器的值

步进频率寄存器的值＝步进频率×2⁴⁸/DDS工作时钟频率

步进时间寄存器的值＝步进时间×DDS工作时钟频率

(5)设置起始频率和初相；

频率控制字寄存器的值＝起始频率×2⁴⁸/DDS工作时钟频率

初相控制寄存器的值＝初相×2¹⁴/2π

(6)判断输出信号是否满一个调制周期，如果是，先清空幅度寄存器；

(7)判断是否到工作期，如果不是，继续循环；

工作期＝脉冲重复周期×工作比

(8)设置幅度寄存器，将设定好的幅度值写入幅度寄存器；

(9)判断是否到休止期，如果不是，继续循环；

休止期＝脉冲重复周期×(100％—工作比)

(10)清空幅度寄存器，返回步骤(6)继续循环。

参照图8，本发明FPGA单元产生LFMICW信号的时序根据FPGA单元产生控制时序的过程得到。图8中给出了LFMICW的时频特性，其中T_e为发射脉冲宽度，T_r为脉冲重复周期，T_m为频率调制周期，f₀为载频，μ为调频斜率，φ₀为初相，B_μ为调频带宽。MODE是AD9854的工作模式控制位，产生LFMICW要求MODE＝“011”；FTW1是AD9854的1号频率控制字寄存器，用来控制LFMICW的起始频率；DFW是AD9854的步进频率控制字寄存器，用来控制LFMICW在单位步进时间内的步进频率；RAMP RATE是AD9854的步进时间寄存器，它与DFW共同决定了LFMICW的调频斜率；SHAPE MULTI是AD9854的幅度寄存器，通过设置它控制LFMICW的休止期和工作期；CLR ACC2是AD9854的清空累加寄存器位，通过设置它决定是否清空累加寄存器；UPD CLK是FPGA单元用来控制AD9854更新其寄存器值的时钟，在UPD CLK上升沿更新AD9854的寄存器值。

参照图9，本发明的一个具体实施采用1片FPGA和8片DDS芯片AD9854及其外围电路组成。DDS子系统和FPGA模块位于同一块电路板上。时钟信号由恒温晶振提供，经倍频器和时钟驱动送给FPGA和各个DDS子系统。计算机通过串口发送雷达发射信号参数给FPGA，由FPGA处理后控制8路DDS子系统输出，使各输出信号之间满足一定的频率和相位关系，再将输出信号经过滤波放大后送给发射天线。该DDS子系统中的低通滤波器其输出频率在6～8MHz之间，带宽为8.5M，在二次谐波处的谐波抑制比小于-29.4dB，三次谐波的抑制比小于-53.1dB，能有效地抑制谐波分量和带外的高频干扰。

本发明的系统指标如下：

a)输出频率范围

系统采用20M时钟，FPGA内部均采用同步电路设计方案，可以有效减少毛刺，提高系统的稳定性能。AD9854的内部工作时钟采用15倍频设计，可达300M。根据奈奎斯特采样定理，DDS理论可输出的频率为0～150M，由于工程上一般取其的4/5，所以实际可输出频率范围为0～120M。

b)系统输出频率步进

AD9854在300MHZ时钟下工作时，其频率分辨率可达300M/2⁴⁸≈1μHz。

c)系统相噪指标

图10给出了在204.8s时间内对频率源输出信号进行采集和频谱分析的结果，可见在偏离载波1Hz处的噪声功率为P_m＝-115.1dBm，处理带宽B_m＝10mHz，则其相位噪声为

Ψ(f_m＝1Hz)＝P_m-P_s-10log(B_m/B_M)+C_m

           ＝-115.1-10log(10^-2)+2.5

           ＝-92.6(dBc/Hz)

其中，P_s为噪声相对信号功率，其取值为0，B_M为等效1Hz噪声带宽，C_m为测量系统校正误差，取2.5dB。可见，该数字频率源的相位噪声低，满足雷达等系统在数百秒时间内进行长时间相干积累的要求。

测试结果

测试条件：晶振：恒温晶振10M×2

DDS供电电源：3.3V15A线性电源

AD9854工作时钟：20M*15＝300MHz

滤波网络：11阶契比雪夫低通LC无源滤波器

测试仪器：500M Agilent 4395A网络/频谱/阻抗分析仪

500M TDS3054数字示波器

测试波形：在多载频情况下，由该频率源可以得到频率、幅度、相位等参数可控的单频、CHIRP、LFMICW、二相码、雷达回波模拟等信号。由频率源系统的8个通道中的任意两通道随机抽取得到两路LFMICW信号，其相位分别设置为0°和180°。其局部时域波形如图11。由图11可见，两通道的相位与设置一致，分别为0°和180°，该波形也体现了LFMICW的时域特征。该信号经过外部触发由频谱分析仪得到的频域频谱如图12所示，由图12可见，由该频率源得到的LFMICW信号的无杂散动态范围SFDR优于-55dB。

Claims (2)

1.一种利用多载频数字频率源产生线性调频中断连续波信号的方法，包括如下过程：

(1)根据线性调频中断连续波的时频特性由用户通过计算机的控制界面，设置线性调频中断连续波的波形参数；

(2)计算机接口电路将该波形参数传送给FPGA单元进行处理和保存，并产生线性调频中断连续波控制时序，传送给至少一路直接数字合成DDS子系统；

(3)每一路DDS子系统对该控制时序进行处理后，输出线性调频中断连续波信号；

其特征在于所述的FPGA单元产生线性调频中断连续波控制时序的过程为：

1)对DDS子系统中的DDS芯片进行复位，并清空相位累加寄存器产生一个高脉冲；

2)在DDS芯片中选择线性调频模式，并设置调频斜率、起始频率和初相；

3)对DDS核心控制模块输出的时序进行判断，若满一个调制周期，则清空相位累加寄存器；

4)判断输出时序是否到工作期，如果不是，则继续循环直到工作期；

5)将用户设定好的线性调频中断连续波工作期的幅度值写入DDS芯片的幅度寄存器；

6)判断输出时序是否到休止期，如果不是，则继续循环直到休止期；

7)清空DDS芯片中的幅度寄存器，返回步骤3)继续循环进行。

2.根据权利要求1所述的方法，其特征在于所述的工作期＝线性调频中断连续波的脉冲重复周期×线性调频中断连续波的工作比；所述的休止期＝线性调频中断连续波的脉冲重复周期×(100％—线性调频中断连续波的工作比)。

Images