CN100533958C - D类放大中的信号调制方法及其电路 - Google Patents

Abstract

D类放大器(10)，其包括：逻辑电路(40)，用于控制开关电桥(11)的运行。逻辑电路(40)传送差分脉宽调制输入信号的差模并减除输入信号的共模的中间部分，并在输入信号共模成分的上升沿之后及下降沿之前保持最小脉宽的脉冲。去除共模信号的中间部分提高了效率并减少了D类放大器(10)的电磁辐射。保持最小脉宽的脉冲确保了开关电桥(11)中开关元件(12、14、16、18)的适当运行，从而减少了信号放大的失真。

Description

D类放大中的信号调制方法及其电路

技术领域

本发明主要涉及信号调制，更具体地，涉及开关放大应用中的信号调制方法。

背景技术

开关放大器，也被称为D类放大器，具有一输出，其被以比所需要处理的信号频率高许多倍的频率进行切换或脉宽调制。通常，D类放大器比AB类放大器更高效，且特别适于应用在便携式电子设备(如便携式CD机，数字影碟机，MP3播放机等)中。但传统的D类放大器需要一个输出滤波器，该滤波器会明显增加放大器的大小、重量和制造成本。另外，D类放大器可利用一个以二进制方式切换的桥式输出级拓扑。在这样的切换过程中，负载上总是有电流。当无输入信号时，该放大器在零交叉附近运行，部分的电流被浪费，导致效率的下降。

一种信号调制方法可使D类放大器在无输出滤波器的情况下运行。该方法包括只当负载需要时传输电流至负载，一旦传输之后，保持电流，而不是引起能量损失的去除电流。当有输入信号时，由此产生的负载上的差分信号由窄脉冲组成，该窄脉冲的极性是由输入信号的极性确定的。这些窄脉冲加倍了差分PWM频率。这样实现了只有当需要时才将电流传输至负载的效果，这样负载上的能量损失较少，效率得以提高。

除去D类放大器中的输出滤波器使得放大器从连接放大器与负载的导线辐射电磁干扰(EMI)。电流的变化产生磁场，而电压变化产生电场，它们都会引起EMI。如果负载(如，扬声器)的线很长，该电磁场(其为共模效应)会很大。EMI会对放大器及其它电子设备的运行产生负面影响。进一步地，EMI辐射会降低放大器的效率。

因此，需要一种信号调制方式，可以充分消除无滤波器D类放大器的运行中的EMI。如果该信号调制方式在消除EMI时不会导致信号失真则是很理想的，也希望拥有节能高效的D类放大器，还希望D类放大器简单可靠。放大器成本低廉将会更有利。

发明内容

本发明目的在于提供一种信号调制电路，以充分消除无滤波器D类放大器的运行中的EMI。

为实现上述发明，实施本发明的信号调制电路，用于调制差分脉宽调制信号，包括：

第一通道信号处理元件，其具有：输入端，被连接以用于接收第一通道的差分信号；输出端；以及控制信号输出端；

第二通道信号处理元件，其具有：输入端，被连接以用于接收第二通道的所述差分信号；输出端；以及控制信号输出端；

第一逻辑门，具有：第一输入端，连接到所述第一通道信号处理元件的输出端；第二输入端，连接到所述第二通道信号处理元件的输出端；以及输出端；

第二逻辑门，具有：第一输入端，连接到所述第一通道信号处理元件的控制信号输出端；第二输入端，连接到所述第二通道信号处理元件的控制信号输出端；第三输入端，连接到所述第一逻辑门的输出端；以及输出端；

第一开关，具有：第一电极，连接到所述第一通道信号处理元件的输出端；第二电极，被连接以用于传输第一通道的输出信号；以及控制电极，连接到所述第二逻辑门的输出端；以及

第二开关，具有：第一电极，连接到所述第二通道信号处理元件的输出端；第二电极，被连接以用于传输第二通道的所述输出信号；以及控制电极，连接到所述第二逻辑门的输出端。

依据上述主要特征，所述第一开关包括第一逻辑与门，所述第一逻辑与门具有：第一输入端，连接到所述第一通道信号处理元件的输出端；第二输入端，连接到所述第二逻辑门的输出端；以及输出端，被连接以用于传送所述第一通道的输出信号；以及所述第二开关包括第二逻辑与门，所述第二逻辑与门具有：第一输入端，连接到所述第二通道信号处理元件的输出端；第二输入端，连接到所述第二逻辑门的输出端；以及输出端，被连接以用于传送所述第二通道的输出信号。

依据上述主要特征，所述第一通道信号处理元件包括：

第一延迟门，具有：输入端和输出端，分别连接到所述第一通道信号处理元件的输入端和输出端；

第二延迟门，具有：输入端，连接到所述第一通道信号处理元件的输入端；以及输出端；

第一存储元件，具有：第一输入端、和第二输入端，分别连接到所述第一延迟门的输入端和输出端；以及输出端；

第二存储元件，具有：第一输入端和第二输入端，分别连接到所述第一延迟门的输出端和所述第二延迟门的输出端；以及输出端；以及

逻辑门，具有：第一输入端和第二输入端，分别连接到所述第一和第二存储元件的所述输出端；以及输出端，连接到所述第一通道信号处理元件的控制信号输出端。

依据上述主要特征，所述第一逻辑门包括逻辑与门，以及所述第二逻辑门包括逻辑与非门。

依据上述主要特征，所述第二通道信号处理元件包括：

第一延迟门，具有第一延迟时间，并且具有：输入端，连接到所述第二通道信号处理元件的输入端；以及输出端，连接到所述第二通道信号处理元件的输出端；

第二延迟门，具有不同于第一延迟时间的第二延迟时间，以及具有：输入端，连接到所述第二通道信号处理元件的输入端；以及输出端；

第一双稳态门，具有：数据输入端，连接到所述第二通道信号处理元件的输入端；复位输入端，连接到所述第一延迟门的输出端；以及反相输出端；

第二双稳态门，具有：第一输入端，连接到所述第一延迟门的输出端；第二输入端，连接到所述第二延迟门的输出端；以及反相输出端；以及

逻辑与门，具有：第一输入端，连接到所述第一双稳态门的反相输出端；第二输入端连接到所述第二双稳态门的反相输出端；以及输出端，连接到所述第二通道信号处理元件的控制信号输出端。

依据上述主要特征，所述第二通道信号处理元件进一步包括：

第一反相器，连接在所述第二通道信号处理元件的输入端和所述第一双稳态门的数据输入端之间；以及

第二反相器，连接在所述第一延迟门的输出端与所述第一双稳态门的复位输入端之间。

依据上述主要特征，该调制电路进一步包括零差模信号检测元件，其具有第一和第二输入端，分别连接到所述第一和第二通道信号处理元件的输出端；以及输出端，连接到所述第二逻辑门。

本发明另一目的在于提供一种非线性放大器，能够消除运行中的EMI。

为实现上述目的，实施本发明的非线性放大器，包括：

转换逻辑电路，被连接以用于接受差分脉宽调制信号，其包括：逻辑与门，被连接以用于接收差分脉宽调制信号，并配置为用于响应于为第一逻辑电平的所述差分脉宽调制信号的第一和第二通道成分，在其输出端生成为第一逻辑电平的输出信号；第一处理元件和第二处理元件，每个被连接以用于接收所述差分脉宽调制信号的第一和第二通道，用于生成为第一逻辑电平的相应的第一与第二控制信号，并且在所述差分脉宽调制信号的相应成分的上升沿之后和下降沿之前的预定时间间隔内切换到第二逻辑电平；开关元件，具有：第一和第二输入端，被连接以用于接收所述差分脉宽调制信号的第一和第二通道；以及第一和第二输出端；响应于第一控制信号、第二控制信号、以及处于所述第二逻辑电平的所述逻辑与门的输出信号中的至少一个，所述开关元件在所述第一输入端和第一输出端之间是导通的，在所述第二输入端和第二输出端之间也是导通的；

开关电桥，具有：第一和第二控制端，分别连接到所述转换逻辑电路中的所述开关元件的第一和第二输出端。

依据上述主要特征，所述转换逻辑电路中的所述第一处理元件和所述第二处理元件中的每一个都包括：

第一延迟门，具有第一延迟时间，并且具有：输入端，被连接以用于接收所述差分脉宽调制信号的相应成分；以及输出端，连接到所述开关元件的相应输入端；

第二延迟门，具有第二延迟时间，并且具有：输入端，连接到所述第一延迟门的输入端；以及输出端；

第一双稳态门，具有：第一输入端，连接到所述第一延迟门的输入端；第二输入端，连接到所述第一延迟门的输出端；以及输出端；

第二双稳态门，具有：第一输入端，连接到所述第一延迟门的输出端；第二输入端，连接到所述第二延迟门的输出端；以及输出端；以及

与门，具有：第一输入端，连接到所述第一双稳态门的输出端；第二输入端，连接到所述第二双稳态门的输出端；以及输出端。

依据上述主要特征，所述转换逻辑电路中的所述第一处理元件和所述第二处理元件中的每一个进一步包括：第一反相器，连接在所述第一延迟门的输入端和所述第一双稳态门的第一输入端之间；以及第二反相器，连接在所述第一延迟门的输出端和所述第一双稳态门的第二输入端之间。

依据上述主要特征，所述转换逻辑电路中的所述开关元件包括：

逻辑与非门，具有：第一输入端，连接到所述第一处理元件中的所述与门的输出端；第二输入端，连接到所述第二处理元件中的所述与门的输出端；以及第三输入端，连接到所述逻辑与门的输出端；以及输出端；

第一与门，具有：第一输入端，连接到所述第一处理元件中的所述第一延迟门的输出端；第二输入端，连接到所述逻辑与非门的输出端；以及输出端，连接到所述开关电桥的第一控制端；以及

第二与门，具有：第一输入端，连接到所述第二处理元件中的所述第一延迟门的输出端；第二输入端，连接到所述逻辑与非门的输出端；以及输出端，连接到所述开关电桥的第二控制端。

依据上述主要特征，所述转换逻辑电路进一步包括零信号检测元件，所述零信号检测元件具有：第一和第二输入端，分别连接到所述第一和第二处理元件中的所述第一延迟门的输出端；以及输出端，连接到所述逻辑与非门。

依据上述主要特征，其中所述转换逻辑电路中的所述第一处理元件和所述第二处理元件中的每一个中的所述第一延迟门的第一延迟时间基本上等于预定时间间隔；所述转换逻辑电路中所述第一处理元件和所述第二处理元件中的每一个中的所述第二延迟门的第二延迟时间基本上等于所述预定时间间隔的两倍。

依据上述主要特征，所述开关电桥包括：

第一开关，具有控制电极，连接到所述转换逻辑电路中的所述开关元件的第一输出端；第一导电电极，连接到第一电压电平；以及第二导电电极，连接到所述非线性放大器的第一输出端；

第二开关，具有控制电极，连接到所述第一开关的控制电极；第一导电电极，连接到第二电压电平；以及第二导电电极，连接到所述第一开关的第二导电电极；

第三开关，具有控制电极，连接到所述转换逻辑电路中的所述开关元件的第二输出端；第一导电电极，连接到第一电压电平；以及第二导电电极，连接到所述非线性放大器的第二输出端；以及

第四开关，具有控制电极，连接到所述第三开关的控制电极；第一导电电极，连接到第二电压电平；以及第二导电电极，连接到所述第三开关的第二导电电极。

依据上述主要特征，其中所述第一开关包括第一上拉场效应晶体管；所述第二开关包括第一下拉场效应晶体管；所述第三开关包括第二上拉场效应晶体管；所述第四开关包括第二下拉场效应晶体管。

本发明再一目的在于提供一种信号调制方法，用以消除运行中的EMI。

为实现上述目的，实施本发明的信号调制方法，包括如下步骤：

提供具有第一通道和第二通道的差分脉宽调制信号；

生成处于第一逻辑电平的第一控制信号和第二控制信号；

在所述差分信号的第一通道中的上升沿之后和下降沿之前的预定时间间隔内，将所述第一控制信号切换至第二逻辑电平；

在所述差分脉宽调制信号的第二通道中的上升沿之后和下降沿之前的预定时间间隔内，将所述第二控制信号切换至所述第二逻辑电平；

响应于处于逻辑高的所述差分脉宽调制信号的所述第一和第二通道以及处于所述第一逻辑电平的所述第一和第二控制信号，通过阻挡与导通所述差分脉宽调制信号的传输生成修正信号。

依据上述主要特征，其中在所述差分脉宽调制信号的第一通道中的上升沿之后和下降沿之前的预定时间间隔内，将所述第一控制信号切换至第二逻辑电平这一步骤进一步包括如下步骤：

通过将所述差分脉宽调制信号的第一通道延迟所述预定时间间隔，生成第一延迟信号；

通过将所述差分脉宽调制信号的第一通道延迟所述预定时间间隔的两倍，生成第二延迟信号；

生成处于所述第一逻辑电平的第一逻辑信号和第二逻辑信号；

响应于所述第一延迟信号的上升沿，将所述第一逻辑信号切换到所述第二逻辑电平；

响应于所述第二延迟信号的上升沿，将所述第一逻辑信号转换回所述第一逻辑电平；

响应于所述差分脉宽调制信号的第一通道的下降沿，将所述第二逻辑信号切换至所述第二逻辑电平；

响应于所述第一延迟信号的下降沿，将所述第二逻辑信号切换回所述第一逻辑电平；以及

响应于处于所述第一逻辑电平的所述第一逻辑信号和所述第二逻辑信号，生成处于所述第一逻辑电平的所述第一控制信号，以及响应于处于所述第二逻辑电平的所述第一逻辑信号和所述第二逻辑信号中的至少一个，生成处于所述第二逻辑电平的所述第一控制信号。

依据上述主要特征，其中生成修正信号的步骤进一步包括以下步骤：

响应于处于所述第一逻辑电平的、对应于所述差分脉宽调制信号的第一通道的所述第一延迟信号和对应于所述差分脉宽调制信号的第二通道的第一延迟信号，生成处于所述第一逻辑电平的第三控制信号，以及响应于处于所述第二逻辑电平的、对应于所述差分脉宽调制信号的第一通道和第二通道的所述第一延迟信号中的至少一个，生成处于所述第二逻辑电平的第三控制信号；

响应于处于所述第二逻辑电平的第一控制信号、第二控制信号、和第三控制信号中的至少一个，传送对应于所述差分脉宽调制信号的第一通道和第二通道的所述第一延迟信号；以及

响应于处于所述第一逻辑电平的所述第一控制信号、第二控制信号、和第三控制信号，阻挡对应于所述差分脉宽调制信号的第一通道和第二通道的所述第一延迟信号。

依据上述主要特征，其中生成修正信号的步骤进一步包括以下步骤：响应于小于预定值的所述差分脉宽调制信号的第一通道和第二通道的差模成分，阻挡所述差分脉宽调制信号。

依据上述主要特征，该方法进一步包括将所述修正信号传送至非线性放大器中的开关电桥的步骤。

与现有技术相比较，本发明可充分消除无滤波器D类放大器的运行中的EMI，并且不会导致信号失真，且此D类放大器效率较高、简单可靠及成本低廉。

附图说明

图1是示出了根据本发明一实施例的D类放大器的示意图；

图2是示出了根据本发明一实施例的转换逻辑电路的功能框图；以及

图3是示出了根据本发明一实施例的脉冲信号调制的时序图。

具体实施方式

下面参考附图描述本发明的几个实施例，附图中用类似的参考标号表示类似结构或功能。应该注意，附图仅仅是为了便于本发明优选实施例的描述，而并不是本发明的穷尽性描述或作为对本发明范围的限制。

图1是示出了根据本发明一实施例的D类放大器10的示意图。D类放大器10包括H电桥11，该H电桥11包括开关12、14、16和18。例如，图1显示开关12和16是P沟道场效应晶体管(FET)，开关14和18是N沟道场效应晶体管。P沟道场效应晶体管12和N沟道场效应晶体管14串联连接在第一电压电平(如电源电压22)和第二电压电平(如地电压24)之间。具体地，场效应晶体管12和14的栅极连接在一起，形成H电桥11的第一输入端21；场效应晶体管12和14的源极分别连接到电源电压22和地电压24；场效应晶体管12和14的漏极连接在一起形成H电桥11的第一输出端27。同样地，P沟道场效应晶体管16和N沟道场效应管18在电源电压22和地电压24之间串联连接。具体地，场效应晶体管16和18的栅极连接在一起，形成H电桥的第二输入端23；场效应晶体管16和18的源极分别连接到电源电压22和地电压24；场效应晶体管16和18的漏极连接在一起形成H电桥11的第二输出端29。场效应晶体管12和16也被称为上拉开关，场效应晶体管14和18也被称为下拉开关。根据优选实施例，H电桥11的输出端27和29也可作为D类放大器10的输出端。负载25连接在输出端27和29之间。D类放大器还包括用于处理D类放大器10的脉宽调制(PWM)信号的转换逻辑电路32。转换逻辑电路32具有被连接以用于接收放大器10的输入信号的输入端31和33。进一步地，转换逻辑电路32具有分别连接到H电桥11的输入端21和23的两个输出端。

转换逻辑电路32处理在输入端31和33处的差分PWM输入信号，生成H电桥11的控制信号。根据本发明的一个实施例，转换逻辑电路32去除了输入PWM信号中的很大一部分共模成分，从而在共模成分的主要部分期间，充分去除了负载25上的电压差和流经连接到负载25的导线的电流。在PWM信号的共模成分期间，减少负载25上电压差和流经连接到负载25的导线的电流有利于减少放大器的电磁干扰(EMI)辐射，并提高放大器10的效率。

图2是示出了根据本发明一个实施例的转换逻辑电路40的功能框图。根据本发明的一个优选实施例，转换逻辑电路40产生一控制信号给非线性放大器的一个开关电路。因此，转换逻辑电路40也被称为控制电路。例如，这种非线性放大器的一个很广泛的应用是在便携式音频设备中的高效音频放大。应该注意，根据本发明，控制电路40可在其他放大应用中用于控制开关电路。又例如，根据本发明的一个实施例，控制电路40可作为一转换逻辑电路32，用于控制图1中所示的放大器10中的H电桥11。

根据如图2所示的本发明的具体实施例中，控制电路40包括第一通道信号处理元件41，其连接到第一输入端31；第二通道信号处理元件51，其连接到第二输入端33。第一通道信号处理元件41包括延迟门42和44、存储元件46和48、和一逻辑门49。第二通道信号处理元件51包括延迟门52和54、存储元件56和58、和逻辑门59。控制电路40还包括信号检测元件62和逻辑门64、66、67和69。

在第一通道信号处理元件41中，第一输入端31连接到延迟门42的输入端和延迟门44的输入端，并通过一反相器47连接到存储元件48的数据输入端。延迟门42的输出端连接到存储元件46的复位输入端。延迟门44的输出端连接到存储元件46的数据输入端和逻辑门64的第一输入端，并通过反相器43连接到存储元件48的复位输入端。存储元件46的输出端和48的输出端分别连接到逻辑门49的两个输入端。逻辑门49的输出端被连接以用于传输第一通道信号处理元件41的控制信号输出。

在第二通道信号处理元件51中，第二输入端33连接到延迟门52的输入端和延迟门54的输入端，并通过反相器57连接到存储元件58的数据输入端。延迟门52的输出端连接到存储元件56的复位输入端。延迟门54的输出端连接到存储元件56的数据输入端和逻辑门64的第二输入端，并通过一反相器53连接到存储元件58的复位输入端。存储元件56的输出端和存储元件58的输出端连接到逻辑门59的两个输入端。逻辑门59的输出端被连接以用于传输第二通道信号处理元件51的控制信号。

延迟门44的输出端还连接到逻辑门67的第一输入端。延迟门54的输出端还连接到逻辑门69的第一输入端。逻辑门49、59和64的输出端连接到逻辑门66的三个输入端。延迟门44和54的输出端还连接到信号检测元件62。信号检测元件62的输出端连接到逻辑门66的忽略(override)输入端。。逻辑门66的输出端连接到逻辑门67和69的第二输入端。逻辑门67和69的输出端分别连接到控制电路40的输出端61和63。

根据本发明的优选实施例，在第一通道信号处理元件41中的延迟门42和44的延迟时间分别与第二通道信号处理元件51中的延迟门52和54的延迟时间基本相同。此外，优选地，延迟门42和52具有分别与延迟门44和54的延迟时间不同的延迟时间。根据本发明的优选实施例，延迟门42和52的延迟时间分别比延迟门44和54的延迟时间长一预定时间间隔Δt。在具体实施例中，延迟门44和54具有延迟时间Δt，而延迟门42和52具有延迟时间2Δt。而且，根据本发明的如图2所示的具体实施例，逻辑门49、59、64、67和69是与门，逻辑门66是与非门。进一步地，根据本发明的优选实施例中，存储元件46、48、56和58是一位存储元件，也被称为锁存器或双稳态门。比如，在双稳态门的数据输入端处的逻辑高信号，在输出端触发逻辑高信号，在反相输出端触发逻辑低信号。在双稳态门的复位输入端处的逻辑高信号，则分别将输出端和反相输出端复位为逻辑低和逻辑高。

响应于第一通道的上升沿或输入端31处的PWM信号的成分，双稳态门46的数据输入端通过延迟门44与输入端31相连，该数据输入端的电压电平在Δt时间间隔后切换到逻辑高电平，使得双稳态门46的反相输出端为逻辑低态。双稳态门46的复位输入端通过延迟门42连接到输入端31，其复位输入端的电压在2Δt时间间隔后切换到逻辑高电平，使得双稳态门46的反相输出端重置为逻辑高态。这样，在第一通道信号的上升沿使得双稳态门46的反相输出端在上升沿后Δt时刻从逻辑高切换到逻辑低并且持续Δt时间。由于双稳态门48的数据输入端和复位输入端通过反相器43和47分别连接到输入端31以及延迟门44的输出端，第一通道信号的上升沿并不触发或重置双稳态门48。

响应于第一通道的下降沿或输入端31处的PWM信号成分，双稳态门48的数据输入端，其通过反相器47连接到输入端31，该数据输入端的电压电平切换到逻辑高电平，使得双稳态门48的反相输出端处于逻辑低态。该双稳态门48的复位输入端通过延迟门44和反相器43连接到输入端31，该复位输入端的电压在Δt时间间隔后切换到逻辑高电平，使得双稳态门48的反相输出端重置为逻辑高态。因此，该第一通道信号的下降沿使得双稳态门48的反相输出端在Δt时间间隔后从逻辑高电平切换到逻辑低电平。因为双稳态门46的数据输入端和复位输入端分别连接到延迟门42和44的输出端，该第一通道信号的下降沿并不会触发或重置双稳态门46。

同样地，响应于第二通道的上升沿或输入端33处的PWM信号成分，双稳态门56的数据输入端通过延迟门54连接到输入端33，该数据输入端的电压电平在Δt时间间隔后切换到逻辑高电平，使得双稳态门56的反相输出端为逻辑低态。双稳态门56的复位输入端通过延迟门52连接到输入端33，在2Δt时间间隔后该复位输入端的电压电平切换到逻辑高电平，使得双稳态门56的反相输出端重置为逻辑高态。因此，第二通道信号的上升沿使得双稳态门56的反相输出端在上升沿后Δt时间间隔后从从逻辑高电平切换到逻辑低电平并且保持一段时间Δt。由于双稳态门58的数据输入端和复位输入端分别通过反相器53和57连接到输入端33和延迟门54的输出端，所以第二通道信号的上升沿并不触发或重置双稳态门58。

响应于第二通道的下降沿或输入端33处的PWM信号的成分，双稳态门58的数据输入端通过反相器57连接到输入端33，该数据输入端的电压电平切换到逻辑高电平，使得双稳态门58的反相输出端为逻辑低态。双稳态门58的复位输入端通过延迟门54和反相器53连接到输入端33，该复位输入端的电压电平在Δt时间间隔后切换到逻辑高电平，使得双稳态门58的反相输出端的电压重置为逻辑高态。因此，第二通道信号的下降沿使得双稳态门58的反相输出端从逻辑高电平切换为逻辑低电平并保持Δt时间间隔。由于双稳态门56的数据和复位输入端分别连接到延迟门52和54的输出端，所以第二通道信号的下降沿不会触发或重置双稳态门56。

与门49结合双稳态门46和48的输出信号。除了在输入端31处的第一通道信号的上升沿后的Δt时间间隔中和下降沿前的Δt时间间隔中，与门49的输出端都为逻辑高电平。类似地，与门59结合双稳态门56和58的输出信号，除了在输入端33处的第二通道信号上升沿后的Δt时间间隔中和下降沿前的Δt时间间隔中，与门59的输出都为逻辑高电平。

与门64结合延迟门44和54的输出端处的两个通道的输入信号，并响应于为逻辑高电压电平的两个通道的输入差分PWM信号(即差分PWM信号处于共模逻辑高电平)产生逻辑高电压电平。与非门66结合与门49、59和64的输出信号，从上升沿之后的Δt时间间隔开始至下降沿之前的Δt时间间隔结束的一段时间内产生逻辑低电压信号。如果输入信号的脉冲窄于Δt，则与非门66的输出会在该脉冲宽度内保持逻辑高电平。

与门67结合延迟门44和与非门66的输出。与门67相当于第一通道信号的开关，其由与非门66的输出控制。当与非门66的输出为逻辑高电平时，与门67处于导通状态，将来自输入端31的第一通道信号通过控制电路40的延迟门44传输至输出端61。当与非门66的输出为逻辑低电平时，与门67不导通，阻挡从输入端31至输出端61的第一通道信号的传输路径。同样地，与门69结合延迟门54和与非门66的输出。与门69相当于第二通道信号的一个开关，其由与非门66控制。当与非门66的输出是逻辑高电平时，与门69导通，通过延迟门54将第二通道信号从输入端33传输至输出端63。当与非门66的输出为逻辑低电平时，与门69不导通，阻挡了从控制电路40的输入端33到输出端63的第二通道信号传输路径。

因此，控制电路40的输出为修正的差分PWM信号，控制电路40去除了输入差分PWM信号中的部分共模成分，同时在PWM信号的上升沿和下降沿附近，保持预先设定的最小宽度Δt的脉冲。去除差分PWM信号中的共模成分对于减少EMI辐射是有益的，并能提高利用控制电路40的非线性放大器(比如，图1中所示的D类放大器10)的效率。。根据本发明，最小脉冲宽度Δt是由可靠接通和断开H电桥11中场效应晶体管12、14、16和18的最小脉冲宽度决定的。保持最小脉冲宽度Δt保证了场效应晶体管12、14、16和18正确可靠地切换。

信号检测元件62检测差分PWM输入信号的差模成分。如果差模成分低于预定级，信号检测元件62产生逻辑信号，传送到与非门66的忽略输入端。响应于忽略输入端的逻辑信号，与非门66在其输出端产生一逻辑低电平，而无论其三个输入端处的输入信号的状态如何。根据本发明的优选实施例，该触发忽略信号的预定级是两个通道信号相应边缘之间的显著小于预定值的时间差，根据本发明的一个具体实施例，触发忽略信号的预定时间差级别显著小于最小的脉冲宽度Δt。当两个通道信号的时间差小于预定级，实质上零差模成分可被忽略，两个通道信号可被认为完全处于共模状态。这在放大应用中相当于基本无输入信号。因此信号检测元件62也被称作零信号检测元件或零差模信号检测元件。根据本发明的一个优选实施例，在控制电路40中实施信号检测元件62防止不产生显著输出的窄电流脉冲(如，音频信号)流过负载25。这有利于进一步降低放大器10的功耗和EMI辐射，且不会损害输出的保真度。

应该理解，图2根据本发明示出了控制电路40的一种示例性实施例，在不脱离本发明的实质的情况下，本领域技术人员可对图2中控制电路40中的不同元件作改变。如，延迟门42和44可由两个串联连接的延迟门代替，每个延迟门的延迟时间等于最小的脉冲宽度Δt，延迟门52、54也可如此替代。还例如，连接到双稳态门46和48的反相输出端的与门49可用连接到双稳态门46和48的同相输出端的或非门代替。同样地，连接到双稳态门56和58的反相输出端的与门59可用连接到双稳态门56和58的同相输出端的或非门代替。此外，与门67和69可用开关元件或器件(如，场效应晶体管，控制电极连接到与非门66输出端上)代替。根据本发明的另一可选实施例，在如图4所示的控制电路40中用同逻辑电路代替与门64。另外，根据本发明，用于检测输入信号的存在的零信号检测元件62在控制电路40中是可选的。此外，信号检测元件62的输出端可连接到与门67和69的忽略输入端或第三输入端，而不是连接到与非门66的忽略输出端。

图3是示出了根据本发明一个实施例的脉冲信号调制方案或方法的时序图。例如，图3示出了根据本发明一个优选实施例的图2中所示的控制电路40的输入和输出信号。又例如，控制电路40可作为转换逻辑电路32以驱动图1中所示的D类放大器10中的H电桥11。图3中，信号101和102分别代表在控制电路40的输入端31和33处的差分PWM信号的两个通道或成分，信号111和121分别代表控制电路40的输出端61和63处的修正过或调制过的PWM信号的两个通道或成分。通过实例并且为了便于描述根据本发明优选实施例的脉冲信号调制方法，图3特别示出了控制电路40在三种示例操作模式中的输入和输出信号。图3还示出了时间间隔Δt，即预先设定的最小脉冲宽度。须要指明的是，在图3中的时间轴只是起阐述作用，并不一定代表绝对的时间。因此，输入信号101、102和输出信号111、121的脉冲边缘的重合并不代表它们的上升和下降在同一时间。由于控制电路40中信号传输或传播的延迟，输出信号通常相对于输入信号会有时间延迟。特别地，由于延迟门44和54在信号传输通道中，输出信号相对于输入信号会有Δt的时间延迟。图3中所示的输入和输出信号的时间重合只是表明输入和输出信号之间的逻辑关系和因果关系。

在时刻t11和时刻t18之间，图3示出了第一示例性操作模式，其中输入的差分PWM信号101和102，都具有很显著的差模成分和共模成分。信号102具有脉冲104，其上升沿位于t11时刻，下降沿位于t16时刻，信号101具有脉冲103，其上升沿位于t12时刻，下降沿位于t18时刻。因此，信号101和102在时刻t12和时刻t16之间是共模的。在时刻t11与时刻t12之间，时刻t16和时刻t18之间，信号101和102是差模的。举例而言，时刻t11到t12的时间间隔比预定的最小脉冲宽度Δt大，而时刻t16到时刻t18之间的时间间隔比Δt小。

在时刻t11之前，信号101和102都为逻辑低。双稳态门46、48、56和58的反相输出端都是逻辑高。与门64的输出端是逻辑低。在t11时刻，在第二通道信号102中的脉冲104的上升沿到达输入端33。脉冲104的上升沿通过延迟门54传送到双稳态门56的数据输入端。响应于其数据输入端的上升沿，双稳态门56在其反相输出端产生一逻辑低信号。在时间间隔Δt后，脉冲104的上升沿通过延迟门52传送到双稳态门56的复位输入端。响应于其复位输入端的上升沿，双稳态门56重置其反相输出端至逻辑高。脉冲104的上升沿不触发双稳态门46、48和58，并且它们的反相输出端都保持在逻辑高。因此，响应于第二通道输入信号102中的脉冲104的上升沿，与门59在时刻t11后切换到逻辑低并延续时间Δt。

在时刻t11和时刻t12之间，输入端31处的信号101为逻辑低，输入端33的信号102为逻辑高。输入信号为差分模式。延迟门44和54分别将逻辑低和逻辑高信号传送至与门64的两个输入端。与门64产生一逻辑低信号。在t12时刻，第一通道信号101的脉冲103的上升沿到达输入端31。脉冲103的上升沿通过延迟门44，在时刻t12之后的Δt时刻传送到双稳态门46的数据输入端。响应于其数据输入端的信号中的上升沿，双稳态门46在其反相输出端产生一逻辑低信号。在t12后的2Δt时刻，脉冲103的上升沿通过延迟门42传送到双稳态门46的复位输入端。响应于其复位输入端处的信号的上升沿，双稳态门46重置其反相输出端至逻辑高。脉冲103的上升沿不触发双稳态门48、56和58，并且它们的反相输出端保持在逻辑高电平。因此，响应于第一通道输入信号101的脉冲103的上升沿，在时刻t12和时刻t14之间的时间段(该时间段是在t12之后的时间间隔Δt)与门49切换到逻辑低。

在时刻t12和时刻t16之间，输入端31处的信号101和输入端33处的信号102处于逻辑高。输入信号为逻辑高共模信号。延迟门44和54将逻辑高信号传送到与门64的两个输入端。与门64在t12到t16之间产生一个逻辑高信号。在t16时刻，第二通道信号102中的脉冲104的下降沿到达输入端33。脉冲104的下降沿通过反相器57传送到双稳态门58的数据输入端。响应于数据输入端处的信号的上升沿，双稳态门58在其反相输出端产生一逻辑低信号。在时间间隔Δt后，脉冲104的下降沿通过延迟门54和反相器53传送到双稳态门58的复位输入端。响应于其复位输入端处信号的上升沿，双稳态门56重置其反相输出端至逻辑高。脉冲104的下降沿不触发双稳态门46、48和56，并且它们的反相输出端保持在逻辑高。因此，响应于第二通道信号102中的脉冲104的下降沿，与门59在时刻t15和t16之间切换到逻辑低，其中t15是时刻t16前的时间间隔Δt。

在时刻t16和时刻t18之间，输入端31处的信号101为逻辑高电平，输入端33处的信号102为逻辑低电平。输入信号为差分模式。延迟门44和54分别传送逻辑高和逻辑低信号至与门64的两个输入端。与门64生成逻辑低信号。在时刻t18，第一通道信号101中的脉冲103的下降沿到达输入端31。脉冲103的下降沿通过反相器47被传送到双稳态门48的数据输入端。响应于其数据输入端的上升沿，双稳态门48在其反相输出端产生逻辑低信号。在Δt时间间隔后，脉冲103的下降沿通过延迟门44和反相器43被传送到双稳态门48的复位输入端。响应于复位输入端的上升沿，双稳态门48重置其反相输出端至逻辑高。脉冲103的下降沿并不触发双稳态门46、56和58，且它们的反相输出端保持在逻辑高。因此，响应于第二通道的输入信号101的脉冲103的下降沿，与门49在时刻t18前的Δt时间段内切换到逻辑低。

在时刻t18后，信号101和102为逻辑低。双稳态门46、48、56和58的反相输出端为逻辑高。与门64的输出端为逻辑低。

与非门66结合与门49、59、和64的输出信号。

在时刻t11之前，响应于与门64的逻辑低输出信号，与非门66产生一逻辑高信号，开启与门67和69。输入端31和33的逻辑低电压信号分别传送到控制电路40的输出端61和63的输出端。

在时刻t11和时刻t12之间，响应于与门64的逻辑低输出信号，与非门66产生一逻辑高信号，开启与门67和69。输入信号101和102通过与门67和69分别传输到输出端61和63。因此第一通道输出信号111为逻辑低电平，第二通道输出信号121为逻辑高电平，如信号121的脉冲122的第一部分(在时刻t11和时刻t12之间)所示。

在时刻t12和时刻t14之间，响应于与门49的逻辑低输出信号，与非门66产生一逻辑高输出信号。与门67和69开启，从输入端31和33分别传送逻辑高信号至输出端61和63，如输出信号111的脉冲112和输出信号121的脉冲122的第二部分所示。时刻t14是时刻t12后的时间间隔Δt。因此，脉冲112具有等于最小脉冲宽度Δt的脉冲宽度，且脉冲122具有等于时刻t11和时刻t12之间的差模成分宽度加上最小脉冲宽度Δt的脉冲宽度。

在时刻t14和时刻t15之间，响应于与门49、59、和64的逻辑高输出信号，与非门66产生一逻辑低输出信号。与门67和69关断，阻挡了共模逻辑高输入信号并去除了差分PWM信号的共模成分的中间部分。

在时刻t15和时刻t16之间，响应于与门59的逻辑低输出信号，与非门66产生一逻辑高输出信号。与门67和69开启，从输入端31和33传送逻辑高信号至输出端61和63。如输出信号111的脉冲114的第一部分和输出信号121的脉冲124所示。时刻t15位于时刻t16前的时间间隔Δt处。因此，脉冲124具有等于最小脉冲宽度Δt的脉冲宽度。

在时刻t16到t18之间，响应于与门64的逻辑低输出信号，与非门66产生一逻辑高信号，开启与门67和69。输入信号101和102经过与门67和69分别传送到输出端61和63。因此，第一通道输出信号111为逻辑高，如信号111的脉冲114的第二部分所示，第二通道输出信号121为逻辑低。脉冲114的脉冲宽度等于最小脉冲宽度Δt加上时刻t16和t18之间的差模成分宽度。

在时刻t18之后，响应于与门64的逻辑低输出信号，与非门66产生一逻辑高信号，开启与门67和69。输入端31和33处的逻辑低电压信号被传输到控制电路40的输出端61和63。

如上所述，与门67和69在差分模式和逻辑低共模时是导通的。在逻辑高共模时，除了在上升沿之后或下降沿之前的时间间隔内，与门67和69是关闭的。因此控制电路40在保持输入信号脉冲边缘处的最小脉冲宽度△t的脉冲时去除了逻辑高共模成分的中央部分，如图3所示的第一通道输出信号111的脉冲112和第二通道输出信号121的脉冲124。

在时刻t21和t28之间，图3示出了第二种示例性操作模式，其中输入差分PWM信号101和102具有很大的差模成分和较小的共模成分。信号101具有一个基本上全占空比的脉冲105，该脉冲上升沿在t21时刻，下降沿在t28时刻，信号102具有脉冲106，该脉冲上升沿在t24时刻，下降沿在t26时刻。因此，信号101和102在时刻t24和时刻t26之间是共模的。在时刻t21和时刻t24之间，以及在时刻t26和时刻t28之间，信号101和102是差模的。举例来说，脉冲宽度106(即t24和t26之间的时间差)小于最小脉冲宽度Δt。

在时刻t21之前，信号101和102为逻辑低，与门64的输出是逻辑低。响应于与门64的逻辑低输出信号，与非门66产生一逻辑高信号，开启与门67和69。输入端31和33的逻辑低电压信号被分别传输至输出端61和63。

在t21时刻，第一通道信号101的脉冲105的上升沿到达输入端31。脉冲105的上升沿经由延迟门44传送至双稳态门46的数据输入端。作为响应，双稳态门46在其反相输出端产生一逻辑低信号。在时间间隔Δt之后，脉冲105的上升沿经由延迟门42传送至双稳态门46的复位输入端。作为响应，双稳态门46重置其反相输出至逻辑高。因此，响应于脉冲105的上升沿，与门49在时刻t21之后的时间段Δt内切换至逻辑低。在时刻t21和t24之间，输入端31处的信号101为逻辑高，输入端33处的信号102为逻辑低。输入信号为差模。延迟门44和54分别传送逻辑高和逻辑低信号至与门64的两个输入端。与门64产生一逻辑低信号。因此，响应于与门64的逻辑低输出信号，与非门66产生一逻辑高信号在时刻t21和t24之间开启与门67和69。输入信号101和102被通过与门67和69分别传送到输出端61和63。因此第一通道输出信号111为逻辑高，如信号111的脉冲116的第一部分所示，第二通道输出信号121在时刻t21和t24之间为逻辑低。

在时刻t24，第二通道信号102的脉冲106的上升沿到达输入端33，脉冲106的上升沿通过延迟门54传送到双稳态门56的数据输入端。作为响应，双稳态门56在其反相输出端产生一逻辑低信号。在Δt时间间隔后，脉冲106的上升沿经过延迟门52传送到双稳态门56的复位输入端。作为响应，双稳态门56重置其反相输出端至逻辑高。因此，响应于脉冲106的上升沿，与门59在时刻t24切换到逻辑低，持续Δt时间。因为脉冲106的宽度小于预先设定的最小脉冲宽度Δt，图3中在时刻t24之后的时间间隔Δt在时刻t26之后。在时刻t24和t26之间，输入端31的信号101和输入端33的信号102是逻辑高。输入信号是共模的。延迟门44和54将逻辑高信号传送到与门64的两个输入端。与门64在时刻t24至时刻t26之间产生一逻辑高信号。在时刻t26，第二通道信号102的脉冲106的下降沿到达输入端33。脉冲106的下降沿经过反相器57被传送到双稳态门58的数据输入端。作为响应，双稳态门58在其反相输出端产生一逻辑低信号。在之后Δt间隔后，脉冲106的下降沿经过延迟门54和反相器53传输到双稳态门58的复位输入端。作为响应，双稳态门56重置其反相输出端至逻辑高。因此，响应于脉冲106的下降沿，在时刻t26之前的时间间隔Δt中，与门59切换到逻辑低。图3中时刻t26之前的时间间隔Δt在时刻t24之前。响应于时刻t24和时刻t26之间与门49和59的逻辑低输出信号，与非门66产生一逻辑高输出信号，开启与门67和69，从输入端31和33分别将逻辑高信号传送到输出端61和63，如输出信号111的脉冲116的第二部分和输出信号121的脉冲126所示。

在时刻t26和t28之间，输入端31处的信号101是逻辑高，输入端33处的信号102是逻辑低。输入信号为差模。延迟门44和54将逻辑高和逻辑低信号传送到与门64的两个输入端。与门64产生一逻辑低信号。在时刻t28，第一通道信号101的脉冲105的下降沿到达输入端31。脉冲105的下降沿经过反相器47传送到双稳态门48的数据输入端。作为响应，双稳态门48在其反相输出端产生一逻辑低信号。在其后时间间隔Δt后，脉冲105的下降沿经过延迟门48和反相器43传送到双稳态门56的复位输入端。作为响应，双稳态门48重置其反相输出端至逻辑高。响应于脉冲105的下降沿，与门49在时刻t28之前的Δt时间段内切换到逻辑低。响应于与门64的逻辑低输出信号，与非门66产生一逻辑高信号，开启与门67和69。因此第一通道输出信号111是逻辑高信号，如信号111的脉冲116的第三部分所示，第二通道信号121为逻辑低。

在时刻t28之后，信号101和102为逻辑低。与门64的输出为逻辑低。响应于与门64的逻辑低输出信号，与非门66产生一逻辑高信号，开启了与门67和69。输入端31和33处的逻辑低电压信号分别传送到控制电路40的输出端61和63。

如上所述，在第二示例性操作模式中，在时刻t21和时刻t28之间，与门67和69是导通的。因此输出信号脉冲116和126分别与输入信号105和106基本相同，如图3所示。这是因为输入信号101和102基本上是差模的。时刻t24和时刻t26之间的逻辑高共模成分比最小脉冲宽度Δt要小。相应地，在短暂的逻辑高共模时期(此时与门64处于逻辑高)，与门49和59处于逻辑低，从而与非门66的输出保持为逻辑高，且与门67和69在时刻t21和时刻t28之间的时间段内保持导通。

在时刻t31和时刻t38之间，图3示出了第三种示例性操作模式，其中输入差分PWM信号101和102分别具有脉冲107和108，基本是共模的。脉冲107和108基本上在相同时刻t31具有上升沿，基本上在时刻t38具有下降沿。另外，脉冲107和108基本都具有50％占空比。如图1所示，该操作模式对应于D类放大器10基本无输入信号的数字放大应用这种情况。

根据本发明的具体实施例，控制电路40并不包括如图1所示的零差分模式信号检测元件62。在本实施中，与非门66的输出是由来自与门49、59、64的三个输出信号等级决定的。

在时刻t31前，信号101和102为逻辑低。该双稳态门46、48、56和58为逻辑高。与门64的输出端为逻辑低。

在时刻t31时，第一通道信号101的脉冲107的上升沿和第二通道输入信号102的108的上升沿分别到达输入端31和33。脉冲107的上升沿经由延迟门44传送到双稳态门46的数据输入端。作为响应，双稳态门46在其反相输出端产生一逻辑低信号。在时间间隔Δt后，脉冲107的上升沿经过延迟门42传送到双稳态门46的复位输入端。作为响应，双稳态门46重置其反相输出端至逻辑高。同样，脉冲108的上升沿经过延迟门54传送到双稳态门56的数据输入端。作为响应，双稳态门56在其反相输出端产生一逻辑低信号，在Δt时间间隔后，脉冲108的上升沿经过延迟门52传送到双稳态门56的复位输入端。作为响应，双稳态门56重置其反相输出端至逻辑高。因此，响应于第一通道输入信号101的脉冲107和第二通道输入信号102的脉冲108的上升沿，与门49和59转换到逻辑低，在t31至t34之间持续Δt时间(其为时刻t31之后的时间间隔Δt)。

在时刻t31和t38之间，输入端31处的信号101和输入端33处的信号102为逻辑高。输入信号为共模。延迟门44和54传送逻辑高信号到与门64的两个输入端。与门64在时刻t31和时刻t38之间产生一逻辑高信号。

在时刻t38，第一通道信号101的脉冲107的下降沿和第二通道信号102的脉冲108的下降沿分别到达输入端31和33。脉冲107的下降沿经过反相器47传送到双稳态门48的数据输入端。作为响应，双稳态门48在其反相输出端产生一逻辑低信号，在时间间隔Δt后，脉冲107的下降沿通过延迟门44和反相器43传送到双稳态门48的复位输入端。作为响应，双稳态门46重置其反相输出端至逻辑高。同样地，脉冲108的下降沿通过反相器57传送到双稳态门58的数据输入端。作为响应，双稳态门58在其反相输出端产生一逻辑低信号。在Δt时间后，脉冲108的下降沿经由延迟门54和反相器53传送到双稳态门58的复位输入端。作为响应，双稳态门58重置其反相输出端至逻辑高。因此，响应于第一通道信号101的脉冲107和第二通道信号102的脉冲108的下降沿，与门49和59在时刻t36(其为在时刻t38之前的时间间隔Δt)到t38之间切换到逻辑低。

在时刻t38后，信号101和102为逻辑低。双稳态门46、48、56和58的反相输出端为逻辑高。与门64的输出端为逻辑低。

与非门66结合与门49、59和64的输出信号。

在时刻t31之前，响应于与门64的逻辑低输出信号，与非门66产生一逻辑高信号，开启与门67和69。输入端31和33处的逻辑低电压信号分别传送至控制电路40的输出端61和63。

在时刻t31和时刻t34之间，响应于与门49和59的逻辑低输出信号，与非门66产生一逻辑高输出信号。与门67和69开启，将输出端31和33的逻辑高信号分别传送至输出端61和63，如输出信号111的脉冲118和输出信号121的脉冲128所示。时刻t34在上升沿时刻t31后的时间间隔△t处。

在时刻t34和时刻t38之间，响应于与门49、59和64的逻辑高输出信号，与非门66产生一逻辑低输出信号。与门67和69关闭，阻挡了共模逻辑高输入信号，并去除了差分PWM信号的共模成分的中间部分。

在时刻t36和时刻t38之间，响应于与门49和59的逻辑低输出信号，与非门66产生一逻辑高输出信号。与门67和69开启，从输入端31和33分别将逻辑高信号传送至输出端61和63，如输出信号111的脉冲119和输出信号121的脉冲129所示。时刻t36在下降沿时刻t38之前的时间间隔Δt处，因此，每个脉冲119和129具有等于最小脉冲宽度Δt的脉冲宽度。

在时刻t38后，响应于与门64的逻辑低输出信号，与非门66产生一逻辑高信号，开启与门67和69。输入端31和33处的逻辑低电压信号被分别传送至控制电路40的输出端61和63。

如上所述的，在第三种示例性操作模式中基本无差模。在共模中，除了上升沿后的Δt时间间隔Δt和下降沿前的Δt时间间隔Δt，与门67和69关闭。因此，控制电路40在保持邻近输入信号脉冲的边沿的最小脉冲宽度Δt时，去除逻辑高共模成分的中间部分，如图3所示的第一通道输出信号111的脉冲118和119以及第二通道输出信号121的脉冲128和129。

根据本发明的另一具体实施例，控制电路40包括如图1所示的零差分模式信号检测元件62。在此实施例中，信号检测元件62检测差分PWM输入信号的差模成分。在时刻t31和时刻t38之间，输入端31处的信号101和输入端33处的信号102为逻辑高。输入信号基本为逻辑高共模，差模成分基本为零。响应于几乎为零的差模成分，信号检测装置62产生逻辑信号，其传送至与非门66的忽略输入端。作为响应，无论与非门66的三个输入端处的输入信号是什么状态，与非门66在其输出端产生一逻辑低电压电平。与门67和69在整个第三种示例性操作模式中为关闭状态。控制电路40在输出端61和63处的输出信号在时刻t31和时刻t38之间的时间段内为逻辑低。因此，对应于输入信号的上升沿的脉冲118和128，以及对应于输入信号的下降沿的脉冲119和129(如图3所示)并不出现在该具体实施例中。该实施防止了窄电流脉冲(其并不产生有意义的输出，如音频信号)流过图1所示的负载25。这对进一步减少H电桥11中功率开关元件12、14、16和18的功率消耗和放大器10的EMI辐射是有益的。

此刻，应该理解，本发明提供了调制PWM信号的方案或方法及用于实施该信号调制方法的电路。根据本发明的一个实施例，转换逻辑电路或控制电路从非线性放大器的差分PWM输入信号生成H电桥控制信号。根据本发明的一个优选实施例，控制电路传送输入PWM信号的差模成分至H电桥，并且部分阻止输入PWM信号的共模成分。具体地，该控制电路阻止了共模信号脉冲的中间部分，并传送其上升沿和下降沿附近的预定的最小脉冲宽度的共模信号脉冲。对于宽度小于最小脉冲宽度的输入信号脉冲，控制电路传送完整的脉冲至H电桥。根据优选实施例，预设的最小脉宽已足够宽以可靠地接通和断开开关元件，如H电桥中的场效应晶体管，双极晶体管等。去除EMI辐射，并提高放大器的效率。在脉冲边缘保持最小脉宽，确保了脉冲边缘时，H电桥中开关元件的适当地接通和断开。这对于显著去除失真(如放大信号中的总谐波失真)是有益的。

当没有需放大的输入信号时，差分输入脉宽调制信号的两个通道为共模，占空比为50％。根据一个优选实施例，控制电路在共模信号脉冲的边缘生成最小脉宽的脉冲，表明没有信号输入。根据另一个优选实施例，控制电路包括一零信号检测元件。响应于检测零信号，该元件产生一信号来关闭控制电路中的信号传输路径，并完全阻挡共模输入信号脉冲，从而进一步减少了EMI辐射并增加了放大电路的效率而没有损害输出信号的保真度。

根据本发明的具体实施例，用于信号调制处理的转换逻辑或控制电路包括简单的数字电路元件，如逻辑门，锁存器等。因此，该电路是可靠的，高功率效率的，且成本低廉的。

虽然上面描述了本发明的具体实施例，但是它们并不用于限制本发明的范围，本发明包括本领域技术人员熟知的一些对上述实施例的改进或变换。如，非线性放大器的输入信号并不限于PWM信号，根据本发明，该转换逻辑电路和非线性放大器可在其它类型信号下工作，如delta-sigma信号。

Claims (20)

1.一种信号调制电路，用于调制差分脉宽调制信号，包括：

第一通道信号处理元件，其具有：输入端，被连接以用于接收第一通道的差分信号；输出端；以及控制信号输出端；

第二通道信号处理元件，其具有：输入端，被连接以用于接收第二通道的所述差分信号；输出端；以及控制信号输出端；

第一逻辑门，具有：第一输入端，连接到所述第一通道信号处理元件的输出端；第二输入端，连接到所述第二通道信号处理元件的输出端；以及输出端；

第二逻辑门，具有：第一输入端，连接到所述第一通道信号处理元件的控制信号输出端；第二输入端，连接到所述第二通道信号处理元件的控制信号输出端；第三输入端，连接到所述第一逻辑门的输出端；以及输出端；

第一开关，具有：第一电极，连接到所述第一通道信号处理元件的输出端；第二电极，被连接以用于传输第一通道的输出信号；以及控制电极，连接到所述第二逻辑门的输出端；以及

第二开关，具有：第一电极，连接到所述第二通道信号处理元件的输出端；第二电极，被连接以用于传输第二通道的所述输出信号；以及控制电极，连接到所述第二逻辑门的输出端。

2.根据权利要求1所述的信号调制电路，其中：

所述第一开关包括第一逻辑与门，所述第一逻辑与门具有：第一输入端，连接到所述第一通道信号处理元件的输出端；第二输入端，连接到所述第二逻辑门的输出端；以及输出端，被连接以用于传送所述第一通道的输出信号；以及

所述第二开关包括第二逻辑与门，所述第二逻辑与门具有：第一输入端，连接到所述第二通道信号处理元件的输出端；第二输入端，连接到所述第二逻辑门的输出端；以及输出端，被连接以用于传送所述第二通道的输出信号。

3.根据权利要求1所述的信号调制电路，所述第一通道信号处理元件包括：

第一延迟门，具有：输入端和输出端，分别连接到所述第一通道信号处理元件的输入端和输出端；

第二延迟门，具有：输入端，连接到所述第一通道信号处理元件的输入端；以及输出端；

第一存储元件，具有：第一输入端、和第二输入端，分别连接到所述第一延迟门的输入端和输出端；以及输出端；

第二存储元件，具有：第一输入端和第二输入端，分别连接到所述第一延迟门的输出端和所述第二延迟门的输出端；以及输出端；以及

逻辑门，具有：第一输入端和第二输入端，分别连接到所述第一和第二存储元件的所述输出端；以及输出端，连接到所述第一通道信号处理元件的控制信号输出端。

4.根据权利要求1所述的信号调制电路，其中，所述第一逻辑门包括逻辑与门，以及所述第二逻辑门包括逻辑与非门。

5.根据权利要求1所述的信号调制电路，所述第二通道信号处理元件包括：

第一延迟门，具有第一延迟时间，并且具有：输入端，连接到所述第二通道信号处理元件的输入端；以及输出端，连接到所述第二通道信号处理元件的输出端；

第二延迟门，具有不同于第一延迟时间的第二延迟时间，以及具有：输入端，连接到所述第二通道信号处理元件的输入端；以及输出端；

第一双稳态门，具有：数据输入端，连接到所述第二通道信号处理元件的输入端；复位输入端，连接到所述第一延迟门的输出端；以及反相输出端；

第二双稳态门，具有：第一输入端，连接到所述第一延迟门的输出端；第二输入端，连接到所述第二延迟门的输出端；以及反相输出端；以及

逻辑与门，具有：第一输入端，连接到所述第一双稳态门的反相输出端；第二输入端连接到所述第二双稳态门的反相输出端；以及输出端，连接到所述第二通道信号处理元件的控制信号输出端。

6.根据权利要求5所述的信号调制电路，其特征在于，所述第二通道信号处理元件进一步包括：

第一反相器，连接在所述第二通道信号处理元件的输入端和所述第一双稳态门的数据输入端之间；以及

第二反相器，连接在所述第一延迟门的输出端与所述第一双稳态门的复位输入端之间。

7.根据权利要求1所述的信号调制电路，进一步包括：零差模信号检测元件，其具有：第一和第二输入端，分别连接到所述第一和第二通道信号处理元件的输出端；以及输出端，连接到所述第二逻辑门。

8.一种非线性放大器，包括：

转换逻辑电路，被连接以用于接受差分脉宽调制信号，其包括：逻辑与门，被连接以用于接收差分脉宽调制信号，并配置为用于响应于为第一逻辑电平的所述差分脉宽调制信号的第一和第二通道成分，在其输出端生成为第一逻辑电平的输出信号；第一处理元件和第二处理元件，每个被连接以用于接收所述差分脉宽调制信号的第一和第二通道，用于生成为第一逻辑电平的相应的第一与第二控制信号，并且在所述差分脉宽调制信号的相应成分的上升沿之后和下降沿之前的预定时间间隔内切换到第二逻辑电平；开关元件，具有：第一和第二输入端，被连接以用于接收所述差分脉宽调制信号的第一和第二通道；以及第一和第二输出端；响应于第一控制信号、第二控制信号、以及处于所述第二逻辑电平的所述逻辑与门的输出信号中的至少一个，所述开关元件在所述第一输入端和第一输出端之间是导通的，在所述第二输入端和第二输出端之间也是导通的；

开关电桥，具有：第一和第二控制端，分别连接到所述转换逻辑电路中的所述开关元件的第一和第二输出端。

9.根据权利要求8所述的非线性放大器，其中，所述转换逻辑电路中的所述第一处理元件和所述第二处理元件中的每一个都包括：

第一延迟门，具有第一延迟时间，并且具有：输入端，被连接以用于接收所述差分脉宽调制信号的相应成分；以及输出端，连接到所述开关元件的相应输入端；

第二延迟门，具有第二延迟时间，并且具有：输入端，连接到所述第一延迟门的输入端；以及输出端；

第一双稳态门，具有：第一输入端，连接到所述第一延迟门的输入端；第二输入端，连接到所述第一延迟门的输出端；以及输出端；

第二双稳态门，具有：第一输入端，连接到所述第一延迟门的输出端；第二输入端，连接到所述第二延迟门的输出端；以及输出端；以及

与门，具有：第一输入端，连接到所述第一双稳态门的输出端；第二输入端，连接到所述第二双稳态门的输出端；以及输出端。

10.根据权利要求9所述的非线性放大器，其中，所述转换逻辑电路中的所述第一处理元件和所述第二处理元件中的每一个进一步包括：第一反相器，连接在所述第一延迟门的输入端和所述第一双稳态门的第一输入端之间；以及第二反相器，连接在所述第一延迟门的输出端和所述第一双稳态门的第二输入端之间。

11.根据权利要求9所述的非线性放大器，其中，所述转换逻辑电路中的所述开关元件包括：

逻辑与非门，具有：第一输入端，连接到所述第一处理元件中的所述与门的输出端；第二输入端，连接到所述第二处理元件中的所述与门的输出端；以及第三输入端，连接到所述逻辑与门的输出端；以及输出端；

第一与门，具有：第一输入端，连接到所述第一处理元件中的所述第一延迟门的输出端；第二输入端，连接到所述逻辑与非门的输出端；以及输出端，连接到所述开关电桥的第一控制端；以及

第二与门，具有：第一输入端，连接到所述第二处理元件中的所述第一延迟门的输出端；第二输入端，连接到所述逻辑与非门的输出端；以及输出端，连接到所述开关电桥的第二控制端。

12.根据权利要求11所述的非线性放大器，所述转换逻辑电路进一步包括零信号检测元件，所述零信号检测元件具有：第一和第二输入端，分别连接到所述第一和第二处理元件中的所述第一延迟门的输出端；以及输出端，连接到所述逻辑与非门。

13.根据权利要求9所述的非线性放大器，其中：

所述转换逻辑电路中的所述第一处理元件和所述第二处理元件中的每一个中的所述第一延迟门的第一延迟时间基本上等于预定时间间隔；

所述转换逻辑电路中所述第一处理元件和所述第二处理元件中的每一个中的所述第二延迟门的第二延迟时间基本上等于所述预定时间间隔的两倍。

14.根据权利要求8所述的非线性放大器，所述开关电桥包括：

第一开关，具有：控制电极，连接到所述转换逻辑电路中的所述开关元件的第一输出端；第一导电电极，连接到第一电压电平；以及第二导电电极，连接到所述非线性放大器的第一输出端；

第二开关，具有：控制电极，连接到所述第一开关的控制电极；第一导电电极，连接到第二电压电平；以及第二导电电极，连接到所述第一开关的第二导电电极；

第三开关，具有：控制电极，连接到所述转换逻辑电路中的所述开关元件的第二输出端；第一导电电极，连接到第一电压电平；以及第二导电电极，连接到所述非线性放大器的第二输出端；以及

第四开关，具有：控制电极，连接到所述第三开关的控制电极；第一导电电极，连接到第二电压电平；以及第二导电电极，连接到所述第三开关的第二导电电极。

15.根据权利要求14所述的非线性放大器，其中：

所述第一开关包括第一上拉场效应晶体管；

所述第二开关包括第一下拉场效应晶体管；

所述第三开关包括第二上拉场效应晶体管；

所述第四开关包括第二下拉场效应晶体管。

16.一种信号调制方法，包括如下步骤：

提供具有第一通道和第二通道的差分脉宽调制信号；

生成处于第一逻辑电平的第一控制信号和第二控制信号；

在所述差分脉宽调制信号的第一通道中的上升沿之后和下降沿之前的预定时间间隔内，将所述第一控制信号切换至第二逻辑电平；

在所述差分脉宽调制信号的第二通道中的上升沿之后和下降沿之前的预定时间间隔内，将所述第二控制信号切换至所述第二逻辑电平；以及

响应于处于逻辑高的所述差分脉宽调制信号的所述第一和第二通道以及处于所述第一逻辑电平的所述第一和第二控制信号，通过阻挡与导通所述差分脉宽调制信号的传输生成修正信号。

17.根据权利要求16所述的信号调制方法，其中在所述差分脉宽调制信号的第一通道中的上升沿之后和下降沿之前的预定时间间隔内，将所述第一控制信号切换至第二逻辑电平这一步骤进一步包括如下步骤：

通过将所述差分脉宽调制信号的第一通道延迟所述预定时间间隔，生成第一延迟信号；

通过将所述差分脉宽调制信号的第一通道延迟所述预定时间间隔的两倍，生成第二延迟信号；

生成处于所述第一逻辑电平的第一逻辑信号和第二逻辑信号；

响应于所述第一延迟信号的上升沿，将所述第一逻辑信号切换到所述第二逻辑电平；

响应于所述第二延迟信号的上升沿，将所述第一逻辑信号转换回所述第一逻辑电平；

响应于所述差分脉宽调制信号的第一通道的下降沿，将所述第二逻辑信号切换至所述第二逻辑电平；

响应于所述第一延迟信号的下降沿，将所述第二逻辑信号切换回所述第一逻辑电平；以及

响应于处于所述第一逻辑电平的所述第一逻辑信号和所述第二逻辑信号，生成处于所述第一逻辑电平的所述第一控制信号，以及响应于处于所述第二逻辑电平的所述第一逻辑信号和所述第二逻辑信号中的至少一个，生成处于所述第二逻辑电平的所述第一控制信号。

18.根据权利要求17所述的信号调制方法，其中，生成修正信号的步骤进一步包括以下步骤：

响应于处于所述第一逻辑电平的、对应于所述差分脉宽调制信号的第一通道的所述第一延迟信号和对应于所述差分脉宽调制信号的第二通道的第一延迟信号，生成处于所述第一逻辑电平的第三控制信号，以及响应于处于所述第二逻辑电平的、对应于所述差分脉宽调制信号的第一通道和第二通道的所述第一延迟信号中的至少一个，生成处于所述第二逻辑电平的第三控制信号；

响应于处于所述第二逻辑电平的第一控制信号、第二控制信号、和第三控制信号中的至少一个，传送对应于所述差分脉宽调制信号的第一通道和第二通道的所述第一延迟信号；以及

响应于处于所述第一逻辑电平的所述第一控制信号、第二控制信号、和第三控制信号，阻挡对应于所述差分脉宽调制信号的第一通道和第二通道的所述第一延迟信号。

19.根据权利要求16所述的信号调制方法，其中，生成修正信号的步骤进一步包括以下步骤：响应于小于预定值的所述差分脉宽调制信号的第一通道和第二通道的差模成分，阻挡所述差分脉宽调制信号。

20.根据权利要求16所述的信号调制方法，进一步包括以下步骤：将所述修正信号传送至非线性放大器中的开关电桥。

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