CN100533755C - 具有相变材料和平行加热器的电子器件 - Google Patents
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Abstract
电子器件(1、100)具有包括电阻器(7、107)的体部(2、102)，电阻器(7、107)包括可在第一相位和第二相位之间变化的相变材料。当相变材料处于第一相位时电阻器(7、107)具有第一电阻，并且当相变材料处于第二相位时电阻器(7、107)具有不同于第一电阻的第二电阻。体部(2、102)还包括能够传导电流的加热元件(6、106)，以便能够从第一相位转换到第二相位，该加热元件(6、106)与电阻器(7、107)平行排列。
Description
技术领域
本发明涉及具有包含电阻器的体部的电子器件，电阻器包含能够在第一相位和第二相位之间变化的相变材料，当相变材料处于第一相位时电阻器具有第一电阻，并且当相变材料处于第二相位时电阻器具有不同于第一电阻的第二电阻，以及能够传导电流的加热元件，以能够从第一相位转换到第二相位。
背景技术
US-5,933,365公开了一种具有包含相变材料的电阻器的电子器件的实施例，相变材料能够处于第一相位，例如结晶体相位，和第二相位，例如非晶体相位。具有处于第一相位的相变材料的电阻器和具有处于第二相位的相变材料的电阻器具有不同的电阻值。第一相位和/或第二相位可以是部分的非晶体和部分的结晶体。在本文后面的部分，术语“结晶体”和“非晶体”分别用于称呼结晶体相位或主要为结晶体相位和非晶体相位或主要为非晶体相位。
电阻器电连接到第一导体和第二导体，以便测量电阻的值。电阻器、第一导体和第二导体能够传导电流，该电流经过加热能使相变材料在第一相位和第二相位之间转换。可以相信，对于从具有相对良好的导电性的相位，比如结晶体相位或主要为结晶体相位，到具有相对较差的导电性的相位，比如非晶体相位或主要为非晶体相位的转换，通过足够强的电流加热来熔化相变材料。当切断电流时结束加热。相变材料接着冷却并呈现更加非晶体的顺序。
当引起从具有相对低的导电率的相位到具有相对高的导电率的相位的转换时，加热初始地受到较差导电性的抵消，这限制了通过相变材料传导的电流。可以相信，通过在电阻器两端应用足够高的电压，即高于所谓门限电压的电压，就可能局部地引起在相变材料中的电击穿，这导致高的局部电流密度。因此，对应的加热足够用于增加相变材料的温度到其结晶化温度之上，由此能够进行从非晶体相位到结晶体相位的转换。
在已知的电子器件中，加热至少是部分通过一个或多个加热层完成的。加热层是堆积在相变材料邻近的薄膜结构。它们分别是第一导体和第二导体的部分。一个或多个加热层与电阻器串连电连接，并且当导通电流时，它们通过焦耳加热来加热电阻器。它们被设计用于减少引起第一相位和第二相位之间转换所需要的电能。
已知的电子器件是电可写和可擦除的存储器单元，其携带了在电阻值中加密的信息。例如当电阻相对较低时，存储器单元赋值为“0”，当电阻相对较高时，赋值为“1”。该电阻可以容易通过在电阻器两端施加电压和测量对应的电流而被测量。通过引起上述的从第一相位到第二相位的转换来写和擦除存储元件。
已知电子器件的缺点在于，当在第一相位和第二相位之间重复切换时，使电子器件恶化，即电子器件的寿命，也称作生命周期或持久性受到限制。
发明内容
本发明的一个目的是提供如开篇所描述的具有相对良好持久性的电子器件。
由独立权利要求限定本发明。从属权利要求限定优选实施例。
根据本发明，提供一种具有体部的电子器件，具有：电阻器，包括可在第一相位和第二相位之间变化的相变材料，当相变材料处于第一相位时电阻器具有第一电阻，并且当相变材料处于第二相位时电阻器具有不同于第一电阻的第二电阻，以及能够传导电流的加热元件，以便能够从第一相位转换到第二相位，特征在于：该加热元件与电阻器平行排列并且并联电连接。
根据本发明，实现这个目的在于，加热元件与电阻器平行排列。本发明基于已知电子器件的持久性是有限的概念，因为切换操作要求由大于阈值电压的电压所引起的电击穿。重复引起电击穿导致相变材料的恶化，特别是在相变材料和加热层之间的接口处的恶化。
在根据本发明的电子器件中，因为加热元件与电阻器平行排列，通过加热元件的焦耳加热即使在相变材料处于非晶体相位时也是有效的。当相变材料处于非晶体相位时，施加到电阻器的电压导致电流至少部分流经加热元件，从而导致对相变材料的有效加热而不需要电击穿。这样的加热促进了相变，由此改善了电子器件的持久性。
在一个实施例中，加热元件具有加热元件电阻RH，其小于第一电阻和第二电阻，即尤其小于具有处于非晶体相位的相变材料的电阻器的电阻RR，A。结果，当相变材料处于非晶体状态时，电流主要流经加热元件。如果加热元件电阻RH是十的因数或比电阻RR，A更小，将十分有利。当引起相位转换是由经过电子器件的电流控制时，下面成立：加热元件电阻RH相对于电阻RR，A越小，流经加热元件的电流和对应的焦耳加热越高。当引起相位转换是由电阻器两端的电压控制时，平行的加热元件具有可使用更低电压的优点。加热元件电阻RH相对于电阻RR，A越小，加热元件和电阻两端要求的电压也越小。在更低的电压下，引起相变所要求的焦耳加热因此是通过经过加热元件的更高的电流来达到的。这在电子器件被集成到电压相对较低的先进的IC过程中时具有特别的优势。同时，降低了经过相变材料的电流，从而降低了相变材料中的电迁移，从而导致改善的持久性。
在前面段落中描述的实施例中，引起了相位转换而没有在相变材料上的电击穿。尤其对于包括诸如Te的相对活性的原子的相变材料来说，通过电击穿重复切换相变材料恶化了电子器件。因此，根据本发明的该实施例的避免了电击穿的电子器件具有改善的持久性。
与通过电击穿来切换关联的另一个缺点是，电击穿是一个统计过程。因此，击穿电压的值也是统计参数，该参数可能依赖于温度和从上一次切换过去的时间。为了保证可靠的切换，远在平均阈值电压之上的电压必须被施加到已知的电子器件中。但是，对于CMOS器件可用的电压随着COMS器件的尺寸的降低而降低。因此，在今后应该在相对较低的电压上可靠地操作电子器件。在根据本发明的该实施例的电子器件中，不要求电击穿并且在阈值电压以下的电压足够用于引起相位转换。
加热元件电阻RH优选的更低界限大于第一电阻和第二电阻中最小值的0.3倍，即大于具有处于结晶体相位的相变材料的电阻器的电阻RR，C的0.3倍。满足这个条件的电子器件具有可以可靠测量电阻变化的优点。
在根据本发明的电子器件中，电阻器和加热元件平行连接。这两个元件的总电阻RT由RT＝RR*RH/(RR+RH)给出。电阻器的电阻RR依赖于相变材料的相位，然而加热元件电阻RH独立于相变材料的相位。在加热元件电阻RH远小于电阻RR，A的情况下，具有处于非晶体相位的相变材料的总电阻RT，A近似等于RH。
如果缩放因子k被定义为RH＝k*RR，C，具有处于结晶体相位的相变材料的总电阻RT，C是RT，C＝RR，C*k/(k+1)。总电阻的变化为ΔRT＝RR，A-RT，C≈RH-RT，C＝(k-k/(k+1))*RR，C＝RR，C*k2/(k+1)。在这个近似中，总电阻的相对变化是ΔRT/RT，C＝k。总电阻的相对变化越小，就越难可靠地测量它。越小的总电阻的相对变化通常要求更完善的检测电路和/或更长的测量时间，发明人证实了0.3即30％或更多的相对变化可在相对较短的时间内相对容易地测量。
优选地，缩放因子k应当在1和4之间，即1≤k≤4，因为此时总电阻的变化ΔRT的检测是相对健壮的，而与此同时通过加热元件的焦耳加热也相对有效。
如果加热元件和电阻器直接接触，那是十分有利的，因为此时加热元件的焦耳加热特别有效。
在一个实施例中，相变材料构成第一接触面积和第二接触面积之间的导电通路，导电通路的横截面小于第一接触面积和第二接触面积。这里，术语“接触面积”定义了相变材料电连接诸如第一导体和第二导体的电导体的面积，电导体是由不同于相变材料的材料组成。在已知的器件中，相变材料位于一个孔径中。接触面积和导电通路的横截面都等于孔径的横截面，即接触面积等于导电通路的横截面。在已知的器件中，相变出现在一个相变材料的体积中，其包括这个接触面积。在接口处，即在这个接触面积处，重复的相变和对应的高电流密度引起材料恶化，尤其是当相变材料包括诸如Te的相对活性的原子时，导致了电子器件的恶化。在根据本实施例的电子器件中，导电通路的最小横截面很好地位于相变材料的内侧，并且与接触面积不相等，这与已知的电子器件不同。因此，相变材料内侧的电流密度最高，因此焦耳加热在相变材料内侧更有效。这降低了相变材料和接口-即第一接触面积和/或第二接触面积处的其他材料之间的相互作用，从而导致改善的持久性。
在一个实施例中，导电通路具有所述横截面的部分构成一个体积的相变材料，该体积具有大于在第一接触面积和/或第二接触面积上的电接触电阻的电阻，与相变材料是处于第一相位还是第二相位无关。在这样一个电子器件中，第一接触面积和/或第二接触面积上的焦耳加热均小于相变材料中电流密度高的体积内侧的焦耳加热。这进一步降低了相变材料和第一接触面积和/或第二接触面积处的其他材料之间的相互作用，从而导致改善的持久性。另外的优点是，电能被耗散，即主要在相变出现的位置转换成了热量。通过降低在没有出现相变的位置的耗散，降低了引起相位转换所要求的总电能。
优选地，所述体积的电阻大于在第一接触面积和第二接触面积的电接触电阻，与相变材料处于第一相位或第二相位无关。在该情况下，假设相变出现在该体积，该体积位于相变材料的内侧。
优选地，在第一接触面积和第二接触面积的接触电阻小于10-7Vcm2/A，因为在第一接触面积和第二接触面积的耗散相对较小。
在一个实施例中，加热元件材料具有成分X100-(t+s)SisYt，其中X包括一个或多个从Ti和Ta选择的元素，Y包括一个或多个从C和N选择的元素。优选地，X基本上没有Ti，因为Ta对相变材料的活性比Ti小。如果Y包括N，将有进一步的优点，因为加热元件材料通常具有由氮原子稳定的多晶体结构，即当加热相变材料时，多晶体结构变化的程度很小。
在一个实施例中，电阻器构成存储元件，体部包括存储器单元阵列，每个存储器单元包括相应的存储器元件和相应的选择器件，并且包括选择线的网格，每个存储器单元分别可经由连接到相应选择器件的相应的选择线来访问。选择器件可包括双极晶体管或二极管，诸如pn二极管。这样的电子器件是随机访问存储器(RAM)器件，该器件适合作为非易失性存储器器件。
在该实施例优选的变化中，选择器件包括具有源极区、漏极区和栅极区的金属氧化物半导体场效应晶体管(MOSFET)，并且选择线的网格包括N条第一选择线、M条第二选择线，N和M都为整数，以及一条输出线，每个存储器元件的电阻器把从对应的金属氧化物半导体场效应晶体管的源极区和漏极区选择的第一区电连接到输出线，从源极区和漏极区选择并且不与第一区接触的对应的金属氧化物半导体场效应晶体管的第二区电连接到N条第一选择线的其中之一，栅极区电连接到M条第二选择线的其中之一。在这样的存储器器件中，由允许相对较高的操作速度和相对较低的操作电压的MOSFET选择存储器元件，
附图说明
参考下列附图，根据本发明的电子器件的这些和其他方面将被进一步阐述和描述，其中：
图1是电子器件的实施例的横截面，
图2是在制造第一阶段的电子器件的另一个实施例的顶视图，
图3是图2沿着III-III线的预先制作的电子器件的横截面，
图4是在制造第二阶段的电子器件的另一个实施例的顶视图，
图5是图4沿着V-V线的预先制作的电子器件的横截面，
图6是在制造第三阶段的电子器件的另一个实施例的顶视图，
图7是图6沿着VII-VII线的在第四阶段预先制作的电子器件的横截面，
图8和图9是分别在制造第五阶段和第六阶段的电子器件的其他实施例的顶视图，
图10是作为Sb/Te比率的函数的结晶速度的曲线图。
附图不是按比例作出的。
具体实施方式
如图1所示电子器件1具有包括衬底10的体部2，衬底10包括例如单晶p型掺杂的硅半导体晶片。在衬底10的主要表面上，电阻器7嵌入在电介质13中，例如二氧化硅。电阻器7包括可在第一相位和第二相位之间变化的相变材料。当相变材料处于第一相位时电阻器7具有第一电阻，并且当相变材料处于第二相位时电阻器7具有不同于第一电阻的第二电阻。
在一个实施例中，相变材料是公式为Sb1-cMc的成分，其中c满足0.05≤c≤0.61，并且M是从Ge、In、Ag、Ga、Te、Zn和Sn的组中选择的一个或多个元素。在具有号03100583.8(PHNL030259)的非提前公开的欧洲专利申请中描述了具有该成分的相变材料的电子器件，本申请要求了该申请的优先权并将其作为整体合并于此作为参考。优选地，c满足0.05≤c≤0.5。更优选地，c满足0.10≤c≤0.5。有利的相变材料组具有一个或多个不同于Ge和Ga的元素M，Ge和Ga的总浓度小于25个原子百分数和/或总地包括少于30个原子百分数的Ge和/或Ga。包括多于20个原子百分数的Ge和Ga以及一个或多个从总浓度在5到20个原子百分数之间的In和Sn选择的元素的相变材料具有相对较高的结晶速度并且同时具有非晶体相位的相对较高的稳定性。
在一个实施例中，相变材料是公式SbaTebX100-(a+b)，的成分，其中a、b和100-(a+b)表示满足1≤a/b≤8和4≤100-(a+b)≤22的原子百分数，并且X是从Ge、In、Ag、Ga、和Zn的组中选择的一个或多个元素。相变材料可以例如是Sb72Te20Ge8。
在又另一个实施例中，相变材料是公式(TeaGebSb100-(a+b))cTM100-c的成分，其中下标是原子百分数，a在70个百分数以下，b在5个百分数以上50个百分数以下，c在90到99.99百分数之间，并且TM表示一个或多个过渡金属元素。可替换地，可以省略过渡金属，并且相变材料是公式TeaGebSb100-(a+b)的成分，其中下标是原子百分数，a在70个百分数以下，b在5个百分数以上50个百分数以下，例如Ge2Sb2Te5。相变材料的其他例子是Te81Ge15S2As2和Te81Ge15S2Sb2。
相变材料可通过溅蚀来沉积，如论文“Phase-change media forhigh-numerical-aperture and blue-wavelength recording”by H.JBorg et al.，Japanese Journal of Applied Physical，volume 40，pages 1592-1597，2001中所描述的。
体部2还具有能够传导电流的加热元件6，使第一相位能转换到第二相位。加热元件6与电阻器7平行排列。在图1的实施例中，电阻器7和加热元件6连接第一接触面积5和第二接触面积9。
加热元件6是由熔点高于相变材料的加热元件材料组成。加热元件材料的熔点优选地至少比相变材料的熔点高100摄氏度，更优选地，至少高250摄氏度。优选地，加热元件材料不与相变材料起作用。优选地，加热元件材料的电阻率在0.1到10cm mV/A的范围。当相变材料是从TeaGebSb100-(a+b)的族中选择的时，其中下标是原子百分数，a在70个百分数以下，b在5个百分数以上50个百分数以下，相变材料具有1到4cm mV/A的电阻率，例如2cm mV/A，并且加热元件材料的电阻率优选地在0.5和20cm mV/A之间。当相变材料是从Sb1-cMc的族中选择的时，其中c满足0.05≤c≤0.61，并且M是从Ge、In、Ag、Ga、Te、Zn和Sn的组中选择的一个或多个元素，相变材料具有大概0.2到0.8cm mV/A的电阻率，并且加热元件材料的电阻率优选地在0.1和4cm mV/A之间。
在该实施例中，加热元件材料具有成分X100-(t+s)SisYt，其中X包括一个或多个从Ti和Ta选择的元素，Y包括一个或多个从C和N选择的元素。优选地，X基本上没有Ti，因为Ta对相变材料的活性比Ti小。如果Y包括N，将有进一步的优点，因为加热元件材料通常具有由氮原子稳定的多晶体结构，即当加热相变材料时，多晶体结构变化的程度很小。加热元件材料的该族的例子为TaSiN、Ta20Si40N40、TiSiN或Ta20Si40N40。可替换地，加热元件材料可以由TiN、TaSi2、TaNx、TiAlN、TiC，TiWC或例如p型掺杂的多晶体硅组成，其中x满足0.3<x<0.7。
体部2还包括例如电子地连接到第一接触面积5的钽化硅(TaSi2)的第一导体3，和电子地连接到第二接触面积9的氮化钛(TiN)的第二导体4。在相对远离第一接触面积5和第二接触面积9的体积中，第一导体3和第二导体4可包括具有相对良好的导电率的材料，比如钨、铝或铜，以便增加第一导体3和第二导体4的导电率。第一导体3和第二导体4分别具有接触点11和12，用于将电流传导经过第一导体3、第二导体4、电阻器7和用于加热相变材料使第一相位转换到第二相位的加热元件6。
在图1的横截面中所示的实施例中，电阻器7被放置在电介质13的接触孔的内表面。接触孔可具有直径d在25到250nm之间并且高h在25到300nm之间的圆柱形状。相变材料可通过溅蚀来沉积，如论文“Phase-change media for high-numerical-aperture andblue-wavelength recording”by H.J Borgetal.，Japanese Journalof Applied Physical，volume 40，pages 1592-1597，2001中所描述的。优选地，相变材料具有3到25nm的层厚度LT。在接触孔配有相变材料之后，加热元件6被放置在接触孔的内表面。优选地，加热元件6的加热元件材料具有3到15nm的层厚度MT。在图1所示的实施例中，加热元件6和电阻器7直接接触。
在一个实施例中，接触孔具有40nm的直径d和50nm的高度h，相变材料层具有成分Ge2Sb2Te5并具有5nm的层厚度LT，加热元件6具有成分Ta20Si40N40并具有5nm的层厚度MT。如图1将其放置在接触孔的内侧。加热元件6具有大概1400Ohm的加热元件电阻。在结晶体相位和非晶体相位中，该电阻器6分别具有大概1600Ohm的第一电阻和大于100kOhm的第二电阻。因此，加热元件电阻小于第一电阻和第二电阻中的最大值，并且比第一电阻和第二电阻中的最小值的0.3倍大。
在另一个实施例中，接触孔、相变材料和加热元件的几何尺寸相同，但是加热元件6具有成分Ta40Si50N10。那么，加热元件电阻大约为160Ohm并因此比第一电阻和第二电阻中的最小值的0.3倍小。
在一个替换实施例中，交换电阻器7和加热元件6，即把加热元件6提供给接触孔的内侧，而把电阻器7提供到加热元件6的顶端。在另一个未示出的实施例中，加热元件6通过中间层与电阻器7分开，该中间层可包括例如二氧化硅。该中间层可以是绝缘体或电导体。如果将相变层与平行的加热器层分开的中间层是绝缘体，那么是有利的，因为通过这种方式防止了相变层与平行加热器之间的电流分布沿着电流的通路而变化。结果，获得沿着电流通路的相变的均匀变化。中间层可降低，并优选地防止相变材料与电加热器材料的混合。优选地，中间层的厚度足够得小，以对平行加热器的加热效率没有显著的影响。优选地，中间层的厚度，即加热元件和电阻器之间的距离小于5nm。优选地，该厚度在1和3nm之间。该中间层可以由硫化锌石英(ZnS-SiO2)和/或氮化硅构成。
在电子器件100的另一个实施例中，如图2-9中的制造过程的不同阶段所显示的，电阻器构成存储器元件170，并且体部102包括半导体衬底101，衬底101可包括例如单晶p型掺杂的硅半导体晶片，以及存储器单元阵列，每个存储器单元包括相应的存储器元件170和相应的选择器件171。在图2-9所示的实施例中，电子器件100具有3×3的阵列，但是本发明不局限于这个尺寸的阵列也不限于这种形状的阵列。体部102还包括选择线120、121的网格，使得每个存储器单元分别可经由连接到相应选择器件171的相应的选择线120、121来访问。
在图2-9所示的实施例中，选择器件171包括金属氧化物半导体场效应晶体管(MOSFET)，更具体的为NMOS晶体管。MOSFET具有n型掺杂的源极区172、n型掺杂的漏极区173和栅极区174。源极区172和漏极区173可包括多于一个部分的n型掺杂材料，即是轻掺杂n-部分和较重掺杂的n+部分。n型掺杂的源极区172和漏极区173由沟道区分开。由在沟道区上面形成的栅极区174控制从源极区172流经沟道区到漏极区173的电流。栅极区174优选地包括多晶硅层。栅极区174通过栅极电介质层与沟道区分开。
选择线120、121的网格包括N＝3条的第一选择线120和M＝3条的第二选择线121，和输出线。每个存储元件的电阻器107电子地将从对应MOSFET的源极区172和漏极区173选择的第一区连接到输出线。从源极区172和漏极区173选择的并且不与第一区接触的对应MOSFET的第二区电子地连接到N条第一选择线120的其中之一。栅极区174电子地连接到M条第二选择线121的其中之一。在图2-9所示的实施例中，第一区是源极区172，以及第二区是漏极区173。在另一个实施例(未示出)中，第一区是漏极区173，以及第二区是源极区172。选择线120、121分别连接到线选择器件和行选择器件。后面提到的这些选择器件没有示出。
栅极区174和漏极区173配有硅化钨和钨插塞122层，用于分别电子地将栅极区174和漏极区173连接到选择线121和120。通过诸如铝或铜的导电材料来形成选择线120和121。源极区172也配有硅化钨和钨插塞层。
在制造电子器件100的过程中，首先例如利用标准IC技术形成选择器件171的阵列和选择线120、121的网格。在每个选择器件171的一个接线端，在图2-9的实施例中，源极区172配有电导体124，诸如钨插塞。选择器件171、选择线120、121和电导体124通过电介质材料123相互绝缘并嵌入在电介质材料123中，例如二氧化硅中，使得电导体124如图2和3所示的那样暴露。优选地，包括暴露的电导体124的表面通过化学机械抛光(CMP)被抛光，以获得光滑和平整的表面。
在后续的步骤中，该表面配有诸如氮化硅或炭化硅的电介质材料层109。在层109中，开口108通过例如光刻技术的方式形成，使得电导体124和与电导体124相邻的电介质123的部分如图5中所示的那样暴露。随后，由此获得的预先制作的电子器件100的层109和开口108配有如图5所示的相变材料层107。相变材料可包括任何由上述电子器件1的电阻器7构成的相变材料。通常为5-50nm，优选大概为15nm的层107的厚度LT确定了相变材料的最小横截面的宽度，这将在下面描述。诸如TiN的导电材料的层110被沉积在层107之上。层110用于减少电导体124和正进行相变的层107的部分之间的电阻。在另一个未示出的实施例中，省略层110。
在层107之上，或者如果有的话，在层110之上，通过例如光刻技术或电子束成象来形成掩模111和112。掩模111的每一个覆盖部分的层107和层110(如果存在)，被覆盖的部分覆盖了相应的电导体124。掩模112覆盖层107和层110(如果存在)的其他部分，在其之上将在之后形成另外的电导体125。对于每个存储元件，掩模111和112相距的距离为L，通常小于300nm，并且优选地在20和200nm之间。当光刻技术用于形成掩模111和掩模112时，最小距离L优选地近似等于光刻技术可获得的最小尺寸。距离L越短，引起第一和第二相位之间相位转换所需的电能也就越小。距离L确定了相变材料的长度，该相变材料具有的横截面小于在电导体124上的相变材料的横截面，这将在下面进行描述。具有减少的横截面的相变材料被称为相变材料的体积。
如果存在的话，层110不被掩模111和112覆盖的部分通过利用例如包括HF的蚀刻的各向同性选择蚀刻来移除。制造电子器件100的过程的这个阶段所获得的结果如图5所示。注意，由于各向同性蚀刻，发生下部蚀刻，参看图5和6。接着，层107不被掩模111和112覆盖的部分利用例如包括Cl的活性离子蚀刻被各向异性地蚀刻。结果，由相变材料组成的侧墙隔板在不被掩模111和112覆盖的位置处的开口108的内侧形成。这暗指减少了由掩模111覆盖的第一接触面积和由掩模112覆盖的第二接触面积之间的层107中的导电通路的横截面。该横截面小于第一接触面积和第二接触面积。对于每个存储元件170，由层107形成的侧墙隔板电子地连接到层107和层110(如果存在)在蚀刻步骤期间被掩模111和112覆盖的那些部分。如图6的横截面所示，由层107形成的侧墙隔板具有基本上等于层107的厚度LT的宽度W。换句话说，主表面具有由层109形成的台阶状剖面，并且降低横截面的步骤包括各向同性蚀刻步骤，用于沿着至少一部分的台阶状剖面形成侧墙隔板。
在移除掩模111和112之后，获得在图6的顶视图所示的预先制作的电子器件100。该电子器件100的每个存储单元具有相变材料层107，包括由掩模111定义的部分和掩模112定义的部分。这两个部分通过两个由层107形成的侧墙隔板连接。
在后续的步骤中，在图6所示的预先制作的电子器件100被加热元件的层覆盖，这与参考图1的描述相同。
在提供加热元件材料的层106之后，形成掩模111’和112’，它们类似于掩模111和112。接着，利用例如包括CF4:CHF3的等离子蚀刻，层106被各向异性地蚀刻。如图7的横截面所示，以类似于形成层107的侧墙隔板的方式由层106形成侧墙隔板。由层106形成的侧墙隔板具有基本上等于层106的厚度的宽度V。
在一个替换实施例中，交换层107和层106，即在将层107提供到层106的顶端之前提供层106。在另一个实施例中，层106由一个可能包括例如二氧化硅的中间层与层107分开。并且，在该实施例中，加热元件106平行于电阻器107。与前述的实施例对比，在该实施例中，电阻器107没有与加热元件106直接接触。
在一个替换实施例中，在形成掩模111和112之前提供层107和层106。接着，层107和层106都被各向异性蚀刻而不需要形成掩模111’和112’的附加步骤。
在一个实施例中，制造电子器件100的方法包括以下步骤，其中提供具有开口129的掩模128，使得对于每个存储器单元，由层107形成的两个侧墙隔板之一如图8那样暴露。在后续步骤中，该掩模继续用于例如通过蚀刻移除层106和层107的暴露部分。结果，在每个存储器单元中，这两个部分现在通过由层107形成的仅一个侧墙隔板连接。随后，移除掩模128。在另一个实施例中，省略掩模128，并且层106和层107的每一个具有两个侧墙隔板。
由此获得的例如具有一个或两个侧墙隔板的层107形成电子器件100的电阻器170。预先制作的电子器件100配有电介质层126，例如二氧化硅。在一个实施例中，图7所示的预先制作的电子器件接着受到材料移除处理，比如化学机械抛光，以减少层106和层107的侧墙隔板的高度并获得对后续处理有利的光滑表面。如果层109由不同材料的两个层组成，例如相对较硬的材料，例如氮化硅的较低层，以及在其上存在例如二氧化硅的相对较软的材料的层，将是有利的。在材料移除处理期间，相对较硬的层被用作停止层，产生的层107具有良好定义的高度H，优选地为10到100nm。在这个材料移除处理之后，获得如图7所示的表面199。
接着，提供附加的电介质层126’，在其中创建如图9所示的开口132，以为每个存储器单元暴露部分的层106、导电层110(如果存在)、或在较早阶段由掩模112覆盖的层107。这些开口132配有另一个用于电子地接触电阻器170的电导体。在之后的步骤中，该另一个电导体电子地连接到输出线。
由此获得的电子器件100具有体部102，其具有电阻器170。电阻器170由可在第一相位和第二相位之间变化的相变材料层107构成。当相变材料处于第一相位时电阻器170具有第一电阻，并且当相变材料处于第二相位时电阻器170具有不同于第一电阻的第二电阻。体部102还具有由层106形成的加热元件。该加热元件能够传导电流，以便能够从第一相位转换到第二相位。该加热元件与电阻器平行排列。
在电子器件100的该实施例中，相变材料层107构成第一接触面积和第二接触面积之间的导电通路。当省略层110时，第一接触面积是电导体124接触相变材料层107的面积，参看图2和5，并且第二接触面积是提供给开口132的另一个电导体接触相变材料层107的面积，参看图9。由相变材料层构成的导电通路的横截面小于第一接触面积和第二接触面积。当层110存在时，第一接触面积和第二接触面积有效地为电流从层110移动到层107的面积。由于层110的各向同性蚀刻以及层107的各向异性蚀刻，层110没有直接接触层107的侧墙隔板，而是有一定的距离，参看图5和6。在该情况下，第一接触面积和第二接触面积仍然不在由侧墙隔板定义的体积的边界，并且大于侧墙隔板的横截面。
在侧墙隔板内侧的电流密度高于第一接触面积和第二接触面积的电流密度，因此将是在侧墙隔板上的相变材料而不是在第一接触面积和/或第二接触面积上的相变材料上进行相位转换。
在一个实施例中，层110被省略，并且具有减少的横截面的相变材料的体积具有50nm的长度L、20nm的高度H和15nm的宽度W。横截面因此为H乘以W，等于300nm2。由电导体124定义的第一接触面积等于由开口132定义的第二接触面积，等于100nm乘以100nm。因此，第一接触面积和第二接触面积的每一个具有10000nm2的尺寸，大于300nm2的横截面。相变材料是Sb72Te20Ge8。具有减少的横截面的电阻器的体积在相变材料处于结晶体相位时，具有800Ohm的电阻，并且在相变材料处于非晶体相位时，具有大于100kOhm的电阻。电导体124和另一个电导体由钨组成。第一接触面积和第二接触面积中的接触电阻的每一个为100Ohm。因此，在第一接触面积和第二接触面积上的接触电阻的每一个小于具有减少的横截面的相变材料的体积的电阻。
当相变材料是以1m/s或更高的结晶速度的快速生长材料时，电子器件100是尤其有利的。这种相变材料包括公式为Sb1-cMc的成分，其中c满足0.05≤c≤0.61，并且M是从Ge、In、Ag、Ga、Te、Zn和Sn的组中选择的一个或多个元素，对于M包括Te的情况，这种相变材料具有结晶速度vrc，近似地为速率Sb/M的线性函数，参看图10。对于给定想要的切换时间t，其受选择器件171的带宽影响，调整相变材料的长度L和成分，以便使L/(2t)≈vrc。这里，因子2说明以下事实，结晶开始于具有减少的横截面的相变材料的体积的两个外部末端。
综上，电子器件1、100具有包括电阻器7、107的体部2、102，电阻器7、107包括可在第一相位和第二相位之间变化的相变材料。当相变材料处于第一相位时电阻器7、107具有第一电阻，并且当相变材料处于第二相位时电阻器7、107具有不同于第一电阻的第二电阻。体部2、102还具有能够传导电流的加热元件6、106，以便能够从第一相位转换到第二相位。该加热元件6、106与电阻器7、107平行排列。
应当注意，上述的实施例说明而不是限制本发明，并且本领域的技术人员将能够设计许多可替换的实施例而不会偏离所附权利要求的范围。在权利要求中，在括号之间放置的任何参考标记都不能被理解为限制权利要求。词语“包括”不排除除了在权利要求中所列出之外的其他元素或步骤的存在。在元素之前的词语“一”或“一个”不排除多个这样元素的存在。
Claims (8)
1.一种具有体部(2、102)的电子器件(1、100)，具有：
电阻器(7、107)，包括可在第一相位和第二相位之间变化的相变材料，当相变材料处于第一相位时电阻器(7、107)具有第一电阻，并且当相变材料处于第二相位时电阻器(7、107)具有不同于第一电阻的第二电阻，以及
能够传导电流的加热元件(6、106)，以便能够从第一相位转换到第二相位，特征在于：
该加热元件(6、106)与电阻器(7、107)平行排列并且并联电连接。
2.如权利要求1所述的电子器件(1)，其中，加热元件(6)具有小于第一电阻和第二电阻中的最大值、并且比第一电阻和第二电阻中的最小值的0.3倍更大的加热元件电阻。
3.如权利要求1所述的电子器件(1、100)，其中，加热元件(6、106)与电阻器(7、107)直接接触。
4.如权利要求1、2或3所述的电子器件(100)，其中，相变材料构成第一接触面积和第二接触面积之间的导电通路，导电通路的横截面小于第一接触面积和第二接触面积。
5.如权利要求4所述的电子器件(100)，其中，导电通路具有所述横截面的部分构成一个体积的相变材料，该体积具有小于在第一接触面积和/或第二接触面积上的电接触电阻的电阻，与相变材料是处于第一相位还是第二相位无关。
6.如权利要求1所述的电子器件(1、100)，其中，加热元件材料为选自包括TaSiN、Ta20Si40N40、TiSiN、TiN、TaSi2、TaNx、TiAlN、TiC、TiWC和p型掺杂的多晶体硅构成的组中的一种，其中x满足0.3<x<0.7。
7.如权利要求1所述的电子器件(100)，其中，电阻器构成存储元件，体部(102)包括：
存储器单元阵列，每个存储器单元包括相应的存储器元件和相应的选择器件(171)，和
选择线(120、121)的网格，
每个存储器单元分别可经由连接到相应选择器件(170)的相应的选择线(120、121)来访问。
8.如权利要求7所述的电子器件(100)，其中：
选择器件(171)包括具有源极区(172)、漏极区(173)和栅极区(174)的金属氧化物半导体场效应晶体管，并且
选择线(120、121)的网格包括多条第一选择线(120)、多条第二选择线(121)，以及一条输出线，
每个存储器元件(170)的电阻器把从对应的金属氧化物半导体场效应晶体管的源极区(172)和漏极区(173)中选择的第一区电连接到输出线，从对应的金属氧化物半导体场效应晶体管的源极区(172)和漏极区(173)选择并且不与第一区接触的第二区电连接到所述多条第一选择线(120)的其中之一，栅极区(174)电连接到所述多条第二选择线(121)的其中之一。
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2003
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Effective date of registration: 20070914 Address after: Holland Ian Deho Finn Applicant after: NXP B.V. Address before: Holland Ian Deho Finn Applicant before: Koninklijke Philips Electronics N.V. |
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