CN100511662C - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN100511662C
CN100511662C CNB2005101070303A CN200510107030A CN100511662C CN 100511662 C CN100511662 C CN 100511662C CN B2005101070303 A CNB2005101070303 A CN B2005101070303A CN 200510107030 A CN200510107030 A CN 200510107030A CN 100511662 C CN100511662 C CN 100511662C
Authority
CN
China
Prior art keywords
wire
lead
semiconductor device
resin
encapsulated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB2005101070303A
Other languages
English (en)
Other versions
CN1870257A (zh
Inventor
宇都宫哲
高野好弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp Japan
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1870257A publication Critical patent/CN1870257A/zh
Application granted granted Critical
Publication of CN100511662C publication Critical patent/CN100511662C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494Connecting portions
    • H01L2224/4943Connecting portions the connecting portions being staggered
    • H01L2224/49431Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明为了提供一种即使在使用大尺寸芯片时仍能做小、且其中能够形成低开态电阻的MOSFET的半导体器件,公开了一种半导体器件,其包括:树脂封装;至少两根主引线,集成在所述树脂封装中以构成芯片安装部分;安装在所述芯片安装部分上的半导体芯片;以及第一和第二表面引线,每个均电连接到形成于所述半导体芯片的表面上的电极。所述主引线和所述第一和第二表面引线分别沿着所述树脂封装的底面向外突出。

Description

半导体器件
技术领域
本发明涉及一种半导体器件,尤其涉及一种被用作电源线路的开关元件的半导体器件。
背景技术
近年来,随着诸如个人计算机和移动电话之类的电子设备的小型化,已经高密度地安装电子元件,为此,人们正在进行着多项研究,以减小诸如二极管或三极管的半导体器件的安装面积。在此类半导体器件中,开关MOSFET被用作开关诸如电池的电源的负载开关,除了要求其做得小而薄之外,还要求提高其散热效率和降低开态阻抗(on-resistance)。
鉴于此,已经提出了一种技术(例如,参见美国专利No.6242800),在这种技术中改变了主焊盘的形状,而半导体芯片就要安装到该主焊盘上。
图11(a)为示出了常规半导体器件的俯视图,图11(b)为取自图11(a)的线A-A的截面图,而图11(c)为示出图11(a)的半导体器件的侧视图。如图7所示,从树脂封装向外突出的引线端子为鸥翼型,沿着封装的侧表面向下弯折。
接着,将描述根据相关技术的半导体器件的结构。半导体芯片1倒置地安装在主焊盘2上。主焊盘2与引线3、4、5和6集成在一起。第一和第二表面引线7和8从主焊盘2分开,从树脂封装9向外突出。第一表面引线7和源电极10通过多根焊线11丝焊。类似地,第二表面引线8和栅电极12通过焊线13丝焊。与主焊盘2接触的半导体芯片11的表面包括漏电极。
根据上述结构,半导体芯片安装在主焊盘的下表面上,因此能够将半导体器件做得薄。而且,漏电极安装在面积较大的主焊盘上,从而能够实现极好的散热效率。
近来,在诸如移动电话的使用电池作为电源的便携式设备中,一个需要解决的问题在于,除了使设备做薄和具有高功能性之外,还要降低包括安装于设备内的半导体器件的电子元件中的功耗,以提高一次充电可以使用的功率容量。
发明内容
本发明被设计来解决上述问题,本发明的一个目的在于提供一种改进的半导体器件,它非常薄且具有极好的散热效率,并且能够减小其中的开态电阻。
为了实现上述目的,根据本发明,一种半导体器件包括:树脂封装;至少两根主引线,集成在所述树脂封装中以构成芯片安装部分;安装在所述芯片安装部分上的半导体芯片;以及第一和第二表面引线,每个均电连接到形成于所述半导体芯片的表面上的电极。所述主引线和所述第一和第二表面引线分别沿着所述树脂封装的底面向外突出。其中在所述芯片安装部分中彼此相对的主引线具有不同的宽度。
根据上述结构,所述主引线和所述第一和第二表面引线沿着与所述树脂封装的底面相同的平面延伸,从而能够将半导体器件制作得薄,将外部引线,即每根引线从所述树脂封装向外突出的突出部分制作得短,以及减小所述芯片安装区域和所述开态电阻。此外,当所述半导体芯片的尺寸增大时,不必在树脂密封之后弯折引线,且在制作所述引线的形状的工艺中,即使树脂的厚度小树脂也不会变形或开裂,结果,能够提供薄且高度可靠的半导体器件。
此外,在根据本发明的所述半导体器件中,所述主引线和所述第一和第二表面引线优选分别在所述树脂封装之内弯折。
根据上述结构,由于不必在树脂密封之后弯折引线,即使树脂的厚度小,在制作引线的形状的工艺中树脂也不会变形或开裂,因此,能够提供薄且高度可靠的半导体器件。此外,能够增加树脂封装和第一与第二表面引线之间的粘着以及树脂封装和主引线之间的粘着。
此外,在根据本发明的半导体器件中,所述芯片安装部分优选形成于由位于所述树脂封装的上表面侧的主引线的表面所构成的平面中。
根据上述结构,能够将所述半导体器件制作得薄。
此外,在根据本发明的半导体器件中,优选地,至少一根主引线从芯片安装部分设置得彼此相对的两侧中一侧向外突出,且至少一根主引线从所述两侧中另一侧向外延伸。
根据上述结构,所述半导体器件易于被安装在印刷电路板上而且是稳定的,因此,能够提供高度可靠的半导体器件。
此外,在根据本发明的半导体器件中,优选地,所述主引线包括多根引线,在所述主引线从所述树脂封装向外突出的突出区中,所述多根引线每个均具有比所述第一和第二表面引线更大的宽度,或者配置来使得其间的间隙变得小于所述第一和第二表面引线之间的间隙。
根据上述结构,所述半导体芯片中产生的热能够被有效地散发到印刷电路板。
根据上述结构,所述半导体器件易于被安装在印刷电路板上而且是稳定的,且所述半导体芯片中产生的热能够被有效地散发到所述印刷电路板。
此外,在根据本发明的半导体器件中,优选地,所述第一和第二表面引线在其突出区中被设置为关于所述树脂封装的中线对称。
根据上述结构,易于形成其上将安装半导体器件的印刷电路板的布线图案,由此提高所述半导体器件的可靠性。
此外,在根据本发明的半导体器件中,所述半导体芯片优选一面朝上地安装在所述芯片安装部分的整个表面上。
根据上述结构,所述半导体芯片中产生的热能够被有效地散发到印刷电路板,且封装能够制作得薄。
此外,在根据本发明的半导体器件中,优选地,所述树脂封装如此配置,使得从所述半导体芯片的上表面到所述树脂封装的上表面的距离为0.25到0.40mm。
根据上述结构,所述半导体芯片中产生的热能够被有效地散发到印刷电路板,且封装能够制作得薄。
此外,在根据本发明的半导体器件中,优选地,所述主引线形成有开口;且构成所述树脂封装的密封树脂填充在形成于所述主引线中的开口中。
根据上述结构,由于构成所述树脂封装的密封树脂填充在形成于所述主引线中的开口中,因此能够改善树脂封装和主引线之间的粘着。因此,能够防止树脂封装和主引线剥落(热膨胀),这种剥落是因为渗入主引线和树脂封装之间的界面中的空气或水气受热膨胀而发生的。
如上所述,根据本发明,通过将所述半导体芯片安装在主焊盘的上表面上能够将所述半导体器件制作得薄且轻。
此外,由于使用了扁平型引线,因此当所述半导体器件安装在印刷电路板上时,从所述印刷电路板到安装于所述树脂封装中的半导体芯片的距离短,且所述树脂封装的底面与将要固定的印刷电路板直接接触,从而,所述半导体芯片中产生的热能够被有效地散发到所述印刷电路板。而且,所述引线短,能够减小其开启电阻。
此外,所述主焊盘能够具有足够的面积,大尺寸的半导体芯片也能够被安装。
附图说明
图1(a)为示出根据本发明第一实施例的半导体器件的俯视图,图1(b)为取自图1(a)的线A-A的截面图,而图1(c)为示出图1(a)的半导体器件的侧视图。
图2为示出根据本发明第一实施例的引线框架的主要部分的放大视图。
图3(a)到3(d)为示出制造根据本发明第一实施例的半导体器件的过程的视图。
图4(a)为示出根据本发明第二实施例的半导体器件的俯视图,图4(b)为取自图4(a)的线A-A的截面图,而图4(c)为示出图4(a)的半导体器件的侧视图。
图5(a)为示出根据本发明第三实施例的半导体器件的俯视图,图5(b)为取自图5(a)的线A-A的截面图,而图5(c)为示出图5(a)的半导体器件的侧视图。
图6(a)为示出根据本发明第四实施例的半导体器件的俯视图,图6(b)为取自图6(a)的线A-A的截面图,而图6(c)为示出图6(a)的半导体器件的侧视图。
图7(a)为示出根据本发明第五实施例的半导体器件的俯视图,图7(b)为取自图7(a)的线A-A的截面图,而图7(c)为示出图7(a)的半导体器件的侧视图。
图8为示出根据本发明第六实施例的半导体器件的俯视图。
图9(a)为示出根据本发明第七实施例的半导体器件的俯视图,图9(b)为取自图9(a)的线A-A的截面图,而图9(c)为示出图9(a)的半导体器件的侧视图。
图10为示出根据本发明第八实施例的半导体器件的俯视图。
图11(a)为示出常规半导体器件的俯视图,图11(b)为取自图11(a)的线A-A的截面图,而图11(c)为示出图11(a)的半导体器件的侧视图。
具体实施方式
以下将参考附图描述本发明的优选实施例。
(第一实施例)
图1(a)为示出根据本发明第一实施例的MOSFET(半导体器件)的俯视图,图1(b)为取自图1(a)的线A-A的截面图,而图1(c)为示出图1(a)的MOSFET的侧视图。该半导体器件通过如下方式构建:将构成MOSFET的半导体芯片21安装在配备有扁平型引线的引线框架22上,然后用树脂封装23密封,由此将该半导体器件变成为表面安装型半导体器件。更具体地说,该半导体器件包括树脂封装23;四根集成在树脂封装23中的主引线25a、25b、25c和25d,以便构成芯片安装部分24;安装在芯片安装部分24上的半导体芯片21;连接到半导体芯片21的源电极的第一表面引线26;连接到半导体芯片21的栅电极的第二表面引线27;和接触半导体芯片21的漏电极。主引线25a、25b、25c和25d沿着树脂封装23的底侧向外突出。
这里,利用导电粘合剂将芯片安装部分24固定到形成于半导体芯片21的整个后表面上的漏电极,并通过四根主引线25a、25b、25c和25d将芯片安装部分24与外部相连。此外,第一和第二表面引线26和27分别与主引线隔开,且第一表面引线26的突出区和第二表面引线27的突出区被引出,从而相对于树脂封装23的中线对称,由此分别通过焊线28和29连接到形成于半导体芯片21的表面上的源电极和栅电极。引线框架22通过用Su-2Bi镀层覆盖长的铜板而形成。此外,每根引线的厚度为0.11mm而宽度为0.2mm。
接下来,将描述安装半导体器件的方法。首先,将描述制造引线框架的方法。如图2所示,通过冲压金属制成的板状体(铜板)且利用电镀法用Sn-2Bi镀层覆盖经冲压的板状体,来形成引线框架22。在引线框架22中,利用具有定位孔(sprocket holes)31的侧条32将多个单元33彼此连接起来。此外,通过冲压工序形成芯片安装部分24,使其位于引线平面的略微上方。这是为了通过减小半导体芯片的焊盘和引线之间的距离,从而使焊线变短,以便获得小的焊线电阻。
接下来,将描述在引线框架上安装MOSFET的方法。
如图3(a)所示,构成MOSFET的半导体芯片21的后表面被安装到图2所示的引线框架的芯片安装部分24上以被固定,且利用焊线29将第二表面引线27连接到形成于半导体芯片21的表面上的栅电极。
此后,如图3(b)所示,利用焊线28将第一表面引线26连接到形成于半导体芯片21的表面上的源电极。然后,如图3(c)所示,用环氧树脂进行密封工艺以形成半导体器件。
最后,如图3(d)所示,从侧条32切断每根引线,使得从树脂封装23向外突出的每根引线的突出区具有预定长度,由此获得具有扁平型引线的表面安装型半导体器件。
根据上述结构,主引线和第一与第二表面引线沿着树脂封装23的底面向外突出,从而能够使得半导体器件薄且重量轻。在本发明的该实施例中,树脂封装23的厚度为0.7mm,从半导体芯片21的上表面到树脂封装23的上表面的距离为0.25到0.40mm。此外,由于可以将外部引线,即每根引线从树脂封装23向外突出的向外突出部分制作得短,因而能够减小芯片安装区域和开态电阻。在本发明的该实施例中,从树脂封装23向外突出的每根引线的向外突出部分的长度为0.2mm。而且,和现有技术中的2.67mΩ相比,每根引线的开态电阻被减小为0.23mΩ。
此外,由于连接到半导体芯片21的整个后表面的四根主引线从树脂封装23向外突出,因此显著地减小了漏极端子的接触电阻。具体地讲,由于四根主引线是扁平型引线,每根引线的长度短,且由于每根引线与印刷电路板的线路层接触的面积大,因此树脂封装具有极好的散热特性。
此外,尽管半导体芯片的尺寸增加了,却不必在树脂密封工艺之后弯折引线。而且,在制作引线形状的工艺中,即使树脂的厚度很小,树脂也不会变形或开裂,从而能够提供薄且高度可靠的半导体器件。在本发明的该实施例中,芯片的最大可安装尺寸为1.35mm×1.24mm。
此外,引线沿着树脂封装的底面向其外突出。因此,可以提供一种在安装于印刷电路板等上时没有接触不良的半导体器件。照此,根据本实施例,有可能实现稳定的外部端子结构。
此外,主引线和第一与第二表面引线在树脂封装之内被弯折。因此,在树脂密封工艺之后不必再弯折引线,而且在制作引线形状的工艺中,即使树脂的厚度很薄,树脂也不会变形或开裂。此外,能够增加树脂封装和第一与第二表面引线之间的粘着以及树脂封装和主引线之间的粘着。
此外,即使当半导体芯片安装在引线框架上时,也可以通过支撑其的四根主引线使芯片安装部分保持平坦,因此,可以进行无位置偏差的高度可靠的结合操作。而且,由于在树脂密封之后在沿着树脂封装的底面的方向切断了引线,因此在半导体器件中没有变形。
此外,在根据本发明的引线框架中,当形成于引线表面上镀Sn-Bi层的线路线(wiring lines)由金属,例如金制成时,那么焊接操作就能够容易地进行,而且低共熔晶体也可以容易地形成,因此,在将引线框架安装于印刷电路板等上时能够可靠地进行结合操作。此外,除了冲压工艺之外,通过光刻工艺,本实施例的引线框架可以是高精度且可靠的引线框架。
(第二实施例)
接下来,将描述本发明的第二实施例。类似的符号指示和第一实施例中类似的元件。
图4(a)为示出根据本发明第二实施例的半导体器件的俯视图,图4(b)为取自图4(a)的线A-A的截面图,而图4(c)为示出图4(a)的半导体器件的侧视图。如图4(a)到4(c)所示,第二实施例的半导体器件的结构与第一实施例的相同,只是两根主引线25c和25d从彼此相对设置的两侧中的一侧向外突出,而一根主引线25a从两侧中的另一侧向外突出,第一和第二表面引线26和27从树脂封装23向外突出,且主引线配置得关于树脂封装23的中线不对称。
本实施例的半导体器件以与第一实施例相同的方式制造。不过,在第二实施例中,引线框架的引线在其上安装有或未安装半导体芯片时都是非对称的,从而能够容易地确认安装方向,这提高了安装效率。
(第三实施例)
接下来,将描述本发明的第三实施例。类似的符号指示和第一实施例中类似的元件。
图5(a)为示出根据本发明第三实施例的半导体器件的俯视图,图5(b)为取自图5(a)的线A-A的截面图,而图5(c)为示出图5(a)的半导体器件的侧视图。如图5(a)到5(c)所示,第三实施例的半导体器件结构与第一实施例的相同,只是两根主引线25c和25d从彼此相对设置的两侧中一侧向外突出,而一根主引线25e从两侧中另一侧向外突出,且从该两侧中另一侧向外突出的一根主引线25e的宽度大于从该两侧中一侧向外突出的两根主引线25c和25d的宽度。这里,主引线配置得关于树脂封装23的中线不对称。
本实施例的半导体器件以与第一实施例相同的方式制造。不过,在第三实施例中,与第二实施例相比,引线框架具有大宽度的引线,从而向印刷电路板的散热增加了。此外,引线设置得不对称,从而能够容易地确认安装方向,这也提高了安装效率。
(第四实施例)
接下来,将描述本发明的第四实施例。类似的符号指示和第一实施例中类似的元件。
图6(a)为示出根据本发明第四实施例的半导体器件的俯视图,图6(b)为取自图6(a)的线A-A的截面图,而图6(c)为示出图6(a)的半导体器件的侧视图。如图6(a)到6(c)所示,第四实施例的半导体器件结构与第一实施例的相同,只是一根主引线25f从彼此相对设置的两侧中一侧向外延伸,而一根主引线25e从两侧中另一侧向外延伸,第一和第二表面引线26和27从树脂封装23向外延伸,且从该两侧中另一侧向外突出的主引线25e的宽度等于从该两侧中一侧向外突出的主引线25f的宽度。这里,如此构造主引线的突出区,使得它们关于树脂封装的中心呈点对称且关于中轴对称,还如此构造第一和第二表面引线的突出区,使得它们关于树脂封装的中心对称且关于树脂封装的中轴对称。
本实施例的半导体器件以和第一实施例相同的方式制造。不过,在第四实施例中,与第二实施例相比,引线框架具有大宽度的引线,从而向印刷电路板的散热增加了,且能够容易地确认安装方向,这提高了安装效率。
此外,在本实施例中,由于主引线的突出区构造得关于树脂封装的中心点对称且关于中轴对称,且第一和第二表面引线的突出区也构造得关于树脂封装的中心点对称且关于树脂封装的中轴对称,因此,即使栅极的位置和源极的位置需要改变,也可以旋转地安装半导体芯片,结果,安装操作因为安装中的高度灵活性而变得容易了。
(第五实施例)
接下来,将描述本发明的第五实施例。根据本发明的第五实施例,第五实施例的半导体器件的结构与第三实施例相同,只是具有大宽度的主引线配备有开口33。图7(a)为示出根据本发明第五实施例的半导体器件的俯视图,图7(b)为取自图7(a)的线A-A的截面图,而图7(c)为示出图7(a)的半导体器件的侧视图。如图7(a)和7(c)所示,开口33被配置为具有多个圆孔。这里,类似的符号指示和第一实施例中类似的元件。
亦即,根据上述半导体器件,由于构成树脂封装的密封树脂填充在形成于主引线中的开口,因此能够改善树脂封装和主引线之间的粘着。因此,能够防止树脂封装和主引线剥落(热膨胀),这种剥落是因为渗入主引线和树脂封装之间的界面中的空气或水气受热膨胀而发生的。
(第六实施例)
此外,尽管在第五实施例中开口33具有多个圆孔,也可以将它配置来具有长孔,如图8所示。
根据上述结构,能够获得与第五实施例相同的效果。
(第七实施例)
接下来,将描述本发明的第七实施例。
根据本发明的第七实施例,第七实施例的半导体器件的结构与第三实施例相同,只是每根具有大宽度的主引线都配备有开口33。图9(a)为示出根据本发明第七实施例的半导体器件的俯视图,图9(b)为取自图9(a)的线A-A的截面图,而图9(c)为示出图9(a)的半导体器件的侧视图。如图9(a)和9(c)所示,开口33被配置为具有多个圆孔。这里,类似的符号指示和第一实施例中类似的元件。
亦即,根据上述半导体器件,由于构成树脂封装的密封树脂填充在形成于每根主引线中的开口中,因此能够改善树脂封装和主引线之间的粘着。因此,能够防止树脂封装和主引线剥落(热膨胀),这种剥落是因为渗入主引线和树脂封装之间的界面中的空气或水气受热膨胀而发生的。
(第八实施例)
此外,尽管在第五实施例中的开口33具有多个圆孔,也可以将它配置来具有长孔,如图10所示。
根据上述结构,能够获得与第七实施例相同的效果。
此外,在上述实施例中,尽管针对安装MOSFET的方法对其进行了描述,但其并不限于分立器件,而是可以应用于IC、LSI等。
根据本发明的半导体器件,由于它还可以用于大尺寸的半导体芯片,因此它对于各种器件以及开关MOSFET都是有用的。

Claims (8)

1.一种半导体器件,包括:
树脂封装;
至少两根主引线,集成在所述树脂封装中以构成芯片安装部分;
安装在所述芯片安装部分上的半导体芯片;以及
第一表面引线和第二表面引线,每根均电连接到形成于所述半导体芯片的表面上的电极,
其中所述主引线和所述第一表面引线和第二表面引线分别沿着所述树脂封装的底面向外突出,
其中在所述芯片安装部分中彼此相对的主引线具有不同的宽度。
2.如权利要求1所述的半导体器件,
其中所述主引线和所述第一表面引线与第二表面引线分别在所述树脂封装之内被弯折。
3.如权利要求1或2所述的半导体器件,
其中所述芯片安装部分形成于位于所述树脂封装的上表面侧的主引线的表面上。
4.如权利要求1或2所述的半导体器件,
其中所述主引线包括多根引线,在所述主引线从所述树脂封装向外突出的突出区中,所述多根引线每根均具有大于所述第一表面引线和第二表面引线的宽度,或配置来使得其间的间隙小于所述第一表面引线和第二表面引线之间的间隙。
5.如权利要求1或2所述的半导体器件,
其中所述第一表面引线和第二表面引线如此设置,使得在其突出区中它们关于所述树脂封装的中线对称。
6.如权利要求1或2所述的半导体器件,
其中所述半导体芯片一面朝上地安装于所述芯片安装部分上。
7.如权利要求1或2所述的半导体器件,
其中所述树脂封装配置来使得从所述半导体芯片的上表面到所述树脂封装的上表面的距离为0.25到0.40mm。
8.如权利要求1或2所述的半导体器件,
其中所述主引线形成有开口;以及
构成所述树脂封装的密封树脂填充在形成于所述主引线中的开口中。
CNB2005101070303A 2005-05-24 2005-09-27 半导体器件 Active CN100511662C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP151280/05 2005-05-24
JP2005151280 2005-05-24
JP230924/05 2005-08-09

Publications (2)

Publication Number Publication Date
CN1870257A CN1870257A (zh) 2006-11-29
CN100511662C true CN100511662C (zh) 2009-07-08

Family

ID=37443861

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005101070303A Active CN100511662C (zh) 2005-05-24 2005-09-27 半导体器件

Country Status (1)

Country Link
CN (1) CN100511662C (zh)

Also Published As

Publication number Publication date
CN1870257A (zh) 2006-11-29

Similar Documents

Publication Publication Date Title
US7618896B2 (en) Semiconductor die package including multiple dies and a common node structure
US8089147B2 (en) IMS formed as can for semiconductor housing
CN101567367B (zh) 半导体器件
US8278149B2 (en) Package with multiple dies
CN102217062B (zh) 半导体封装及用于制造半导体封装的方法
US7372142B2 (en) Vertical conduction power electronic device package and corresponding assembling method
US20070007640A1 (en) Surface mount package
JP2009278103A (ja) 金属層の間に挟まれたフリップチップダイを特徴とする半導体パッケージ
US20060044772A1 (en) Semiconductor module
KR20160033870A (ko) 클립 구조체를 이용한 반도체 패키지
JP2003332518A5 (zh)
US6717260B2 (en) Clip-type lead frame for source mounted die
US20140353766A1 (en) Small Footprint Semiconductor Package
US7566967B2 (en) Semiconductor package structure for vertical mount and method
US7602052B2 (en) Semiconductor device
JP2006203048A (ja) 半導体装置
CN112185923A (zh) 半导体装置的引线框架组件
CN100511662C (zh) 半导体器件
KR20160003357U (ko) 클립 구조체를 이용한 반도체 패키지
JP2006060106A (ja) リード部材及び表面実装型半導体装置
JP3942500B2 (ja) 半導体装置の製造方法
JP4849802B2 (ja) 半導体装置
CN115579346B (zh) 功率模块的连接结构、封装结构以及制作工艺
CN113496958B (zh) 基板及封装结构
KR20020088668A (ko) 리드프레임 및 이를 이용한 반도체패키지

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20200602

Address after: Kyoto Japan

Patentee after: Panasonic semiconductor solutions Co.,Ltd.

Address before: Osaka Japan

Patentee before: Panasonic Corp.

TR01 Transfer of patent right