CN100504782C - 避免基本输出入系统程序更新失败的计算机系统 - Google Patents

Abstract

计算机系统包含中央处理单元、存储器总线、存储单元及开机选择单元。存储器总线耦接于中央处理单元。存储器总线包含多条数据线与地址线，中央处理单元可通过多条数据线与多条地址线存取数据。存储单元包含多个存储块，每一存储块具有起始地址及结束地址，用来存储一基本输出入系统程序。开机选择单元耦接于存储器总线与存储单元，用来根据一控制信号由多个存储块选择一存储块所存储的基本输出入系统程序开机。

Description

避免基本输出入系统程序更新失败的计算机系统

技术领域

本发明提供一种避免基本输出入系统程序更新失败的计算机系统及其相关方法，尤其指一种利用一开机选择单元由多个存储块选择一存储块所存储的基本输出入系统程序开机的计算机系统及其相关方法。

背景技术

大部分的计算机系统于开机时系利用一中央处理单元执行存储在非易失性存储器(Non-Volatile Memory)内的基本输出入系统程序以完成开机的操作。基本输出入系统程序除了提供计算机系统内元件的驱动程序及操作系统等基本功能支援外，还包含一开机自我测试(Power on Self-Test，POST)程序及一启动载入程序(Bootstrap Program)。开机自我测试程序用以确保在计算机系统内的基本元件可以正确地工作，在执行完开机自我测试程序后，接着执行启动载入程序，以将操作系统的监督程序由磁盘驱动器载入主存储器。

请参考图1。图1为先前技术一计算机系统10的基本输出入系统结构的示意图。计算机系统10为一嵌入式系统(Embedded System)，其包含一中央处理单元12、一存储器总线14及一存储单元16。存储器总线14耦接于中央处理单元12，其包含多条数据线与多条地址线(未标示于图中)。中央处理单元12可通过存储器总线14存取数据，以控制计算机系统10的操作。存储单元16用来存储一基本输出入系统程序BIOS。

为了避免基本输出入系统程序BIOS更新失败或是遭受病毒破坏而导致基本输出入系统程序BIOS损毁，公知技术提出了双BIOS概念(Dual-BIOS)。请参考图2。图2为先前技术一计算机系统20的基本输出入系统结构的示意图。计算机系统20包含一中央处理单元22、一存储器总线24、一第一存储单元26、一第二存储单元27以及一切换装置28。计算机系统20与计算机系统10不同的处在于，计算机系统20通过第一存储单元26及第二存储单元27存储一第一基本输出入系统程序BIOS1及一第二基本输出入系统程序BIOS2，并使用切换装置28来选择由哪一个存储单元所存储的基本输出入系统程序开机。如此一来，即使第一基本输出入系统程序BIOS1更新失败，也能经由调整设定，而从第二基本输出入系统程序BIOS2执行开机。然而，多了一个存储单元不但得多购置一个或非型(NOR)闪速存储器，也势必造成空间的浪费。

请参考图3。图3为说明图1中的中央处理单元12与存储单元16的地址的示意图。存储单元16为或非型闪速存储器，由于或非型闪速存储器具有多条数据线与多条地址线，中央处理单元12可以直接存取数据。而或非型闪速存储器的容量大小则是由地址线的数量来决定，例如1MB的或非型闪速存储器需要20条地址线，4MB的或非型闪速存储器需要22条地址线。因此，当中央处理单元12欲存取地址0x000000的数据时，必须将存储单元16的所有地址线全部设成0，此时，中央处理单元12的地址0x000000会对应到存储单元16的地址0x000000。当中央处理单元12欲存取地址0x100000的数据时，必须将存储单元16除了第20条地址线外的其他地址线全部设成0，此时，中央处理单元12的地址0x100000会对应到存储单元16的地址0x100000，如图3所示。

目前的嵌入式系统使用一或非型闪速存储器(NOR Flash)作为开机程序的存储装置，如此的优点在于或非型闪速存储器可被一新的基本输出入系统程序直接再程序化，可省去置换硬件装置的麻烦及成本。然而，于更新基本输出入系统程序BIOS的过程中，若基本输出入系统程序BIOS被不当更新或者遭受病毒破坏而导致计算机系统10当机，在这种情况下，使用者只好对存储单元16进行硬件置换的工作。

发明内容

因此本发明的主要目的的一在于提供一种避免基本输出入系统程序更新失败的计算机系统及方法来解决上述问题。

本发明提供一种避免基本输出入系统程序更新失败的计算机系统。该计算机系统包含一中央处理单元、一存储器总线、一存储单元以及一开机选择单元。该中央处理单元用来控制该计算机系统的操作。该存储器总线耦接于该中央处理单元，该存储器总线包含多条数据线与多条地址线，该中央处理单元可通过该多条数据线与该多条地址线存取数据。该存储单元包含多个存储块，每一存储块具有一起始地址及一结束地址，用来存储一基本输出入系统程序。该开机选择单元耦接于该存储器总线与该存储单元之间，用来根据一控制信号由该多个存储块选择一存储块所存储的基本输出入系统程序开机。其中该开机选择单元包含：一输入端，用来接收一第一地址信号；一反相器，耦接于该输入端，用来将该第一地址信号进行反相，以产生一第一反相地址信号；一多工器，其包含一第一输入端、一第二输入端、一控制端及一输出端，该第一输入端用来接收该第一地址信号，该第二输入端耦接于该反相器的输出端，用来接收该第一反相地址信号，该控制端用来接收该控制信号以选择该第一地址信号或者该第一反相地址信号，并输出一输出信号至该输出端；以及一输出端，用来输出该输出信号。其中，该存储单元为一非易失性存储器。该存储单元为一或非型闪速存储器。该计算机系统为一嵌入式系统。

附图说明

图1为先前技术一计算机系统的基本输出入系统结构的示意图。

图2为先前技术另一计算机系统的基本输出入系统结构的示意图。

图3为说明图1中的中央处理单元与存储单元的地址的示意图。

图4为本发明一避免基本输出入系统程序更新失败的计算机系统的示意图。

图5为说明避免图4中的计算机系统的基本输出入系统程序更新失败的方法的流程的示意图。

图6为说明图4中的中央处理单元与存储单元的地址的示意图。

图7为说明图4中的中央处理单元与存储单元的地址的示意图。

图8为本发明一避免基本输出入系统程序更新失败的计算机系统的示意图。

图9为说明避免图8中的计算机系统的基本输出入系统程序更新失败的方法的流程的示意图。

图10为说明图8中的中央处理单元与存储单元的地址的示意图。

图11为说明图8中的存储单元的各个块的示意图。

图12为说明图8中的开机选择单元的硬件结构的示意图。

图13为说明图11中的存储单元的各个块的地址与输出信号的示意图。

主要元件符号说明

10、20、40、80     计算机系统

12、22、42         中央处理单元

14、24、44         存储器总线

43                 开机选择单元

16、45、85         存储单元

26                 第一存储单元           27   第二存储单元

46、86             第一存储块

47、87             第二存储块

88                 第三存储块

89                 第四存储块

BIOS               基本输出入系统程序

BIOS1     第一基本输出入系统程序

BIOS2     第二基本输出入系统程序

28        切换装置

50、90      流程

502-520、902-924            步骤

A1、B1、A2、B2、A3-D3       部分

ADDS1     第一起始地址

ADDE1     第一结束地址

ADDS2     第二起始地址

ADDE2     第二结束地址

ADDS3     第三起始地址

ADDE3     第三结束地址

ADDS4     第四起始地址

ADDE4     第四结束地址

AD0-AD21    地址线

AD20        第一地址信号

AD20’      第一反相地址信号

432         输入端                      436、748      输出端

72          反相器                      74            多工器

742         第一输入端                   744           第二输入端

746         控制端

Sc          控制信号

So          输出信号

具体实施方式

请参考图4。图4为本发明一避免基本输出入系统程序更新失败的计算机系统40的示意图。计算机系统40为一嵌入式系统，其包含一中央处理单元42、一存储器总线44、一存储单元45以及一开机选择单元43。存储器总线44耦接于中央处理单元42，其包含多条数据线与多条地址线。中央处理单元44可通过存储器总线44存取数据，以控制计算机系统40的操作。存储单元45包含一第一存储块46及一第二存储块47，第一存储块46具有一第一起始地址及一第一结束地址，用来存储一第一基本输出入系统程序BIOS1，第二存储块47具有一第二起始地址及一第二结束地址，用来存储一第二基本输出入系统程序BIOS2。开机选择单元43耦接于存储器总线44与存储单元45之间，用来根据一控制信号由第一存储块46及第二存储块47选择一存储块所存储的基本输出入系统程序开机。其中，存储单元45为一非易失性存储器，例如一或非型闪速存储器。由于存储单元45包含两个存储块，可分别用来存储第一基本输出入系统程序BIOS1及第二基本输出入系统程序BIOS2(两者可为相同或者不同的基本输出入系统程序)，即使第一基本输出入系统程序BIOS1更新失败或者遭受病毒破坏，也能经由开机选择单元43的调整设定，而从第二基本输出入系统程序BIOS2执行开机。如此一来，只需放置一个存储单元45(如或非型闪速存储器)，不但可以降低成本，又可减少空间的浪费。关于存储块的选择、开机选择单元43的运作以及中央处理单元42与存储单元45地址的关系，将于下面的实施例中做进一步的说明。

请参考图5与图4。图5为说明避免图4中的计算机系统40的基本输出入系统程序更新失败的方法的流程50的示意图。流程50包含以下的步骤：

步骤502：将计算机系统40开机。

步骤504：由第一存储块46的第一基本输出入系统程序BIOS1开机。

步骤506：取得一更新基本输出入系统程序指令。

步骤508：设定下一次开机由第二存储块47开机。

步骤510：更新第一存储块46的第一基本输出入系统程序BIOS1。若更新成功，程序进行到步骤518；若更新失败，程序进行到步骤512。

步骤512：将计算机系统40关机。

步骤514：将计算机系统40开机。

步骤516：由第二存储块47的第二基本输出入系统程序BIOS2开机。

步骤518：设定下一次开机由第一存储块46开机。

步骤520：将计算机系统40关机。

于步骤508中，在更新第一存储块46的第一基本输出入系统程序BIOS1的前，先将下一次开机设定成由第二存储块47开机，即使更新失败，中央处理单元42仍可以由第二存储块47的第二基本输出入系统程序BIOS2开机(步骤512-516)。如果更新成功，再将下一次开机设定成由第一存储块46开机，然后将计算机系统40关机，下一次开机便可由第一存储块46更新后的基本输出入系统程序进行开机(步骤518-520)。其中，第一存储块46所存储的第一基本输出入系统程序BIOS1与第二存储块47所存储的第二基本输出入系统程序BIOS2可为相同或者相异的基本输出入系统程序。

请参考图6与图4。图6为说明图4中的中央处理单元42与存储单元45的地址的示意图。对中央处理单元42而言，当它欲存取地址0x000000的数据时，必须将存储单元45的所有地址线全部设成0，假使我们可以藉由软体或者硬件上的设定，使得存储单元45的第20条(2MB的或非型闪速存储器)或第21条(4MB的或非型闪速存储器)地址线的信号反相(即1→0，0→1)，此时，中央处理单元42依然认为它在存取地址0x000000的数据，但实际上却是存取地址0x100000的数据。于本实施例中，存储单元45为一2MB的或非型闪速存储器。如图6所示，当中央处理单元42欲存取地址0x000000的数据时，若第20条地址线的信号为正相，此时，中央处理单元42的地址0x000000会对应到存储单元46的地址0x000000(标示为A1的部分)。同理，当中央处理单元42欲存取地址0x100000的数据时，若第20条地址线的信号为反相，此时，中央处理单元42的地址0x100000会对应到存储单元46的地址0x000000(标示为B1的部分)。

请参考图7与图4。图7为说明图4中的中央处理单元42与存储单元45的地址的示意图。于本实施例中，存储单元45为一4MB的或非型闪速存储器。如图7所示，当中央处理单元42欲存取地址0x000000的数据时，若第21条地址线的信号为正相，此时，中央处理单元42的地址0x000000会对应到存储单元46的地址0x000000(标示为A2的部分)。同理，当中央处理单元42欲存取地址0x200000的数据时，若第21条地址线的信号为反相，此时，中央处理单元42的地址0x200000会对应到存储单元46的地址0x000000(标示为B2的部分)。其中，2MB或者4MB的或非型闪速存储器只是用来说明本发明，其容量大小并不局限于此。而第20条地址线与第21条地址线亦是用来说明本发明的实施例，并不局限于此，也可同时使用两条甚至多条地址线来控制存储单元45的地址，只是该些地址线应为存储单元45的最高有效位元。

请参考图8。图8为本发明一避免基本输出入系统程序更新失败的计算机系统80的示意图。计算机系统80的结构与图4的计算机系统40类似，惟计算机系统80的一存储单元85包含一第一存储块86、一第二存储块87、一第三存储块88及一第四存储块89，较存储单元45增加了两个存储块。第一存储块86用来存储第一基本输出入系统程序BIOS1，第二存储块87用来存储第二基本输出入系统程序BIOS2，第三存储块88用来备份第一基本输出入系统程序BIOS1，第四存储块89用来备份第二基本输出入系统程序BIOS2。开机选择单元43耦接于存储器总线44与存储单元85之间，用来根据一控制信号由第一存储块86及第二存储块87选择一存储块所存储的基本输出入系统程序开机。由于第一存储块86及第二存储块87可分别用来存储第一基本输出入系统程序BIOS1及第二基本输出入系统程序BIOS2，即使第一基本输出入系统程序BIOS1更新失败或者遭受病毒破坏，也能经由开机选择单元43的调整设定，而从第二基本输出入系统程序BIOS2执行开机。此外，可利用第三存储块88所备份的数据修复第一存储块86的第一基本输出入系统程序BIOS1，以及利用第四存储块89所备份的数据修复第二存储块87的第二基本输出入系统程序BIOS2。关于存储块的选择、开机选择单元43的运作以及中央处理单元42与存储单元85地址的关将于下面的实施例中做进一步的说明。

请参考图9与图8。图9为说明避免图8中的计算机系统80的基本输出入系统程序更新失败的方法的流程的示意图。流程50包含以下的步骤：

步骤902：将计算机系统80开机。

步骤904：由第一存储块86的第一基本输出入系统程序BIOS1开机。

步骤906：取得一更新基本输出入系统程序指令。

步骤908：将第一存储块86所存储的第一基本输出入系统程序BIOS1备份至第三存储块88。

步骤910：设定下一次开机由第二存储块87开机。

步骤912：更新第一存储块86的第一基本输出入系统程序BIOS1。若更新成功，程序进行到步骤922；若更新失败，程序进行到步骤914。

步骤914：将计算机系统80关机。

步骤916：将计算机系统80开机。

步骤918：由第二存储块87的第二基本输出入系统程序BIOS2开机。

步骤920：利用第三存储块88所备份的数据修复第一存储块86的第一基本输出入系统程序BIOS1。若数据修复成功，程序进行到步骤922；若数据修复失败，程序回到步骤914。

步骤922：设定下一次开机由第一存储块86开机。

步骤924：将该计算机系统80关机。

于步骤908中，在更新第一存储块46的第一基本输出入系统程序BIOS1的前，先将将第一存储块86所存储的第一基本输出入系统程序BIOS1备份至第三存储块88，再将下一次开机设定成由第二存储块47开机(步骤910)，即使更新失败，中央处理单元42仍可以由第二存储块87的第二基本输出入系统程序BIOS2开机(步骤914-918)。再者，利用第三存储块88所备份的数据修复第一存储块86的第一基本输出入系统程序BIOS1(步骤920)，若数据修复成功，则设定下一次开机由第一存储块86开机，若数据修复失败，则下一次开机仍由第二存储块87的第二基本输出入系统程序BIOS2开机。如果更新成功，再将下一次开机设定成由第一存储块86开机，然后将计算机系统80关机，下一次开机便可由第一存储块86更新后的基本输出入系统程序进行开机(步骤922-924)。其中，第一存储块86所存储的第一基本输出入系统程序BIOS1与第二存储块87所存储的第二基本输出入系统程序BIOS2可为相同或者相异的基本输出入系统程序。

请参考图10与图8。图10为说明图8中的中央处理单元42与存储单元85的地址的示意图。于本实施例中，存储单元85为一4MB的或非型闪速存储器。第10与图7的操作原理类似，藉由同时控制存储单元85的第20条及第21条地址线的信号反相与否，可以将存储单元85(4MB)视为四个1MB的或非型闪速存储器。如图10所示，当中央处理单元42欲存取地址0x000000的数据时，若第20条与第21条地址线的信号为正相，此时，中央处理单元42的地址0x000000会对应到存储单元85的地址0x000000(标示为A3的部分)。同理，当中央处理单元42欲存取地址0x300000的数据时，若第20条与第21条地址线的信号为反相，此时，中央处理单元42的地址0x300000会对应到存储单元85的地址0x000000(标示为D3的部分)。当中央处理单元42欲存取地址0x100000的数据时，若第20条与第21条地址线的信号为正相，此时，中央处理单元42的地址0x100000会对应到存储单元85的地址0x100000(标示为B3的部分)。当中央处理单元42欲存取地址0x200000的数据时，若第20条与第21条地址线的信号为反相，此时，中央处理单元42的地址0x200000会对应到存储单元85的地址0x100000(标示为C3的部分)。如此一来，可藉由控制存储单元85的第20条及第21条地址线的信号反相与否，使得计算机系统80能够从不同的地址开机，既可以达到系统多重开机的目的，又不需增加额外的或非型闪速存储器。其中，4MB的或非型闪速存储器只是用来说明本发明，其容量大小并不局限于此。而第20条地址线与第21条地址线亦是用来说明本发明的实施例，并不局限于此。

请参考图11与图8。图11为说明图8中的存储单元85的各个块的示意图。于本实施例中，存储单元85为一4MB的或非型闪速存储器，可以将其视为四个1MB的或非型闪速存储器，分别为第一存储块86、第二存储块87、第三存储块88及第四存储块89。其中，第一存储块86具有一第一起始地址ADDS1为0x1FC00000，第二存储块87具有一第二起始地址ADDS2为0x1FD00000，第三存储块88具有一第三起始地址ADDS3为0x1FE00000，第四存储块89具有一第四起始地址ADDS4为0x1FF00000。中央处理单元42会固定从地址0x1FC00000启动，而这个地址即是存储单元85的起始地址。若藉由控制存储单元85的第20条及第21条地址线的信号反相与否，可以选择由不同的起始地址开机，以达到系统多重开机的目的。

请参考图12。图12为说明图8中的开机选择单元43的硬件结构的示意图。开机选择单元43包含一输入端432、一反相器72、一多工器74以及一输出端436。输入端432用来接收一第一地址信号AD20。反相器72耦接于输入端432，用来将第一地址信号AD20进行反相，以产生一第一反相地址信号AD20’。多工器74包含一第一输入端742、一第二输入端744、一控制端746及一输出端748。第一输入端742用来接收第一地址信号AD20，第二输入端744耦接于反相器72的输出端，用来接收第一反相地址信号AD20’。控制端746用来接收一控制信号Sc，以选择输出第一地址信号AD20或者第一反相地址信号AD20’至输出端748。开机选择单元43的输出端436耦接于多工器74的输出端748，用来输出一输出信号So至存储单元45，输出信号So为第一地址信号AD20或者第一反相地址信号AD20’。存储单元45拥有多条地址线，假设存储单元45为一4MB的或非型闪速存储器，则其他的地址线信号AD0-AD21亦传送至存储单元45。请参考图12与图11，当输出信号So为第一地址信号AD20时，开机选择单元43选择由第一存储块86开机；当输出信号So为第一反相地址信号AD20’时，开机选择单元43选择由第二存储块87开机。藉由控制输出信号So的正相或是反相，可以选择由哪一个存储块开机。

请参考图13。图13为说明图11中的存储单元85的各个块的地址与输出信号So的示意图。如图13所示，当输出信号So为第一地址信号AD20时，第一存储块86的第一起始地址ADDS1为0x1FC00000，第一结束地址ADDE1为0x1FCFFFFF；第二存储块87的第二起始地址ADDS2为0x1FD00000，第二结束地址ADDE2为0x1FDFFFFF；第三存储块88的第三起始地址ADDS3为0x1FE00000，第三结束地址ADDE3为0x1FEFFFFF；第四存储块89的第四起始地址ADDS4为0x1FF00000，第四结束地址ADDE4为0x1FFFFFFF。当输出信号So为第一反相地址信号AD20’时，第一存储块86的第一起始地址ADDS1为0x1FD00000，第一结束地址ADDE1为0x1FDFFFFF；第二存储块87的第二起始地址ADDS2为0x1FC00000，第二结束地址ADDE2为0x1FCFFFFF；第三存储块88的第三起始地址ADDS3为0x1FF00000，第三结束地址ADDE3为0x1FFFFFFF；第四存储块89的第四起始地址ADDS4为0x1FE00000，第四结束地址ADDE4为0x1FEFFFFF。

以上所述的实施例仅用来说明本发明，并不局限本发明的范畴。文中所提到2MB或者4MB的或非型闪速存储器只是用来说明本发明，其容量大小并不局限于此。而第20条地址线与第21条地址线亦是用来说明本发明的实施例，并不局限于此，也可同时使用两条甚至多条地址线来控制存储单元45的地址。存储单元45可藉由地址线信号的反相与否，划分成2n个存储块供中央处理单元读取。此外，第一存储块86所存储的第一基本输出入系统程序BIOS1与第二存储块87所存储的第二基本输出入系统程序BIOS2可为相同或者相异的基本输出入系统程序。

由上可知，本发明提供避免基本输出入系统程序更新失败的计算机系统及其相关方法。由于存储单元45包含两个(或者2n个)存储块，可分别用来存储一基本输出入系统程序(可存储相同或者不同的基本输出入系统程序)，即使其中一个基本输出入系统程序更新失败或者遭受病毒破坏，也能经由开机选择单元43的调整设定，而从另一个基本输出入系统程序执行开机。如此一来，只需放置一个(如或非型闪速存储器)，不但可以降低成本，又可减少空间的浪费。且存储单元45可被一新的基本输出入系统程序直接再程序化又不易受到损毁，可替使用者省去置换硬件装置的麻烦。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所进行的等效变化与修改，皆应属本发明的涵盖范围。

Claims (5)

1.一种避免基本输出入系统程序更新失败的计算机系统，包含有：

一中央处理单元，用来控制该计算机系统的操作；

一存储器总线，耦接于该中央处理单元，该存储器总线包含多条数据线与多条地址线，该中央处理单元可通过该多条数据线与该多条地址线存取数据；

一存储单元，包含多个存储块，每一存储块具有一起始地址及一结束地址，用来存储一基本输出入系统程序；以及

一开机选择单元，耦接于该存储器总线与该存储单元之间，用来根据一控制信号由该多个存储块选择一存储块所存储的基本输出入系统程序开机，

其中该开机选择单元包含：

一输入端，用来接收一第一地址信号；

一反相器，耦接于该输入端，用来将该第一地址信号进行反相，以产生一第一反相地址信号；

一多工器，其包含一第一输入端、一第二输入端、一控制端及一输出端，该第一输入端用来接收该第一地址信号，该第二输入端耦接于该反相器的输出端，用来接收该第一反相地址信号，该控制端用来接收该控制信号以选择该第一地址信号或者该第一反相地址信号，并输出一输出信号至该输出端；以及

一输出端，用来输出该输出信号。

2.如权利要求1所述的计算机系统，其中该第一地址信号为存储器总线的该多条地址线中的最高有效位元。

3.如权利要求1所述的计算机系统，其中该存储单元为一非易失性存储器。

4.如权利要求1所述的计算机系统，其中该存储单元为一或非型闪速存储器。

5.如权利要求1所述的计算机系统，其中该计算机系统为一嵌入式系统。

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