CN100454435C - 动态随机存取存储器的输出驱动强度校正电路及方法 - Google Patents
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Abstract
一种动态随机存取存储器的输出驱动强度校正电路及方法，应用一驱动强度自动补偿电路，来将存储器控制芯片的输出发生器的阻值，调整为动态随机存取存储器的输出驱动强度的目标值，故可直接应用存储器控制芯片的输入比较器，来读取动态随机存取存储器，以产生输出值，而无须外加的高增益比较器，即可精确地校正动态随机存取存储器的输出驱动强度，且电路易于制作，并易于校正工作的进行。
Description
技术领域
本发明有关于一种动态随机存取存储器(Dynamic Random AccessMemory，简称DRAM)，且特别是有关于一种动态随机存取存储器的输出驱动强度校正电路及方法。
背景技术
随着科技的发达，计算机已成为人类生活中不可或缺的信息产品，其在工作场所、甚至家庭生活管理等所占的地位正与日遽增。
近来，计算机设备在运算速度及数据处理量的演进，可说是一日千里，因此，在计算机中使用的硬件装置也随着快速地变化。就以计算机使用的存储器而言，便已由动态随机存取存储器、双数据速率动态随机存取存储器(Double Data Rate Dynamic Random Access Memory，简称DDR)，而进展至操作速率更快的第二代双数据速率动态随机存取存储器(Double Data RateII Dynamic Random Access Memory，简称DDRII)。在第二代双数据速率动态随机存取存储器的高速率操作(通常为400MHz以上)下，为了确保数据传输的完整性，必须应用一校正机构，来校正动态随机存取存储器的输出驱动强度。
请参考图1所示，其为一种公知的动态随机存取存储器与其输出驱动强度校正电路示意图。其中动态随机存取存储器120包括拉升(pull up)驱动输出121、拉低(pull down)驱动输出122、及用以调整拉升驱动输出121与拉低驱动输出122的驱动强度调整逻辑元件123。输出驱动强度校正电路110则应用一控制逻辑元件111、芯片上终端(On-Die-Termination，简称ODT)112与113、及校正用的高增益比较器114与115，来对拉升驱动输出121与拉低驱动输出122的输出驱动强度进行校正。另外，图中存储器控制芯片中作为数据输出(D-out)的输出发生器116与数据输入(D-in)的输入比较器117，在校正时则并未使用。
芯片上终端(ODT)112与113的电阻值通常为300欧姆，而动态随机存取存储器120的拉升驱动输出121与拉低驱动输出122的可能值为18欧姆加减4欧姆，亦即范围在14欧姆至22欧姆。因此，当进行校正拉升驱动输出121时，考虑要校正拉升驱动输出121到18欧姆，所以对应的将高增益比较器114的一输入端所接收的参考电压Voh设定为300/(300+18)*Vcc，并与高增益比较器114另一输入点E(由校正拉升驱动输出121与芯片上终端(ODT)113提供分压)比较后，输出控制信息COUNTP到控制逻辑元件111，再经由驱动强度调整逻辑元件123调整校正拉升驱动输出121，以实现校正的作用。此外由于拉升驱动输出121的可能值为18欧姆加减4欧姆，加上芯片上终端(ODT)112与113为300欧姆，因此高增益比较器114可允许的变动检测窗(detection window)落在-4/(300+18)至+4/(300+18)的范围。与之相同，当校正拉低驱动输出122时，考虑要校正拉低驱动输出122到18欧姆，对应的高增益比较器115的输入端上的参考电压Vol将设定为18/(300+18)*Vcc，并与高增益比较器115另一输入点E(由校正拉低驱动输出122与芯片上终端(ODT)112提供分压)比较后，输出控制信息COUNTN到控制逻辑元件111，再经由驱动强度调整逻辑元件123调整校正拉低驱动输出122，以实现校正的作用。此外由于拉低驱动输出122的可能值为18欧姆加减4欧姆，加上芯片上终端(ODT)112与113为300欧姆，因此高增益比较器115其可允许的变动检测窗亦落在-4/(300+18)至+4/(300+18)的范围。
上述输出驱动强度校正电路110，因使用芯片上终端(ODT)112与113来进行校正，在电阻值通常很大情况下，使得变动检测窗很小，故需十分精确的参考电压Voh与Vol，以获得大约1％的准确度范围，而增加了制作上的困难，此外必须对应使用能分辨1％的电压差的高增益比较器更是高成本的支出。
发明内容
有鉴于此，本发明提供一种动态随机存取存储器的输出驱动强度校正电路及方法，其可无须外加的高增益比较器，即可精确地校正动态随机存取存储器的输出驱动强度，且电路易于制作并易于校正工作的进行。
为达上述及其他目的，本发明提供一种输出驱动强度校正电路，用于一动态随机存取存储器，包括：一驱动强度自动补偿电路，依据一参考电阻，输出一自动补偿控制信号；一输出调整逻辑元件，用以控制接收一数据输出与该自动补偿控制信号二者中之一，来进行输出；一输出发生器，当接收到该自动补偿控制信号时，产生对应的一校正阻值；以及一输入比较器，一输入端接收一参考电压，另一输入端连接到该输出驱动器的输出端与该动态随机存取存储器，用以产生一比较输出值，来校正该动态随机存取存储器的输出驱动强度以及一控制逻辑元件，接收该比较输出值，产生一控制信号，来校正动态随机存取存储器的输出驱动强度。
其中，参考电阻例如使用主机板上的一电阻，输出发生器与输入比较器位于一北桥控制芯片上。输出发生器包括一拉升输出控制器与一拉低输出控制器。且拉升输出控制器可由多个PMOS晶体管构成，拉低输出控制器可由多个NMOS晶体管构成。自动补偿控制信号控制PMOS晶体管或NMOS晶体管导通的数目产生对应的阻值。另外上述结构更可包括一控制逻辑元件，接收该比较输出值，产生一控制信号，来调整动态随机存取存储器的输出驱动强度。
本发明另提供一种输出驱动强度校正方法，使用具用一校正阻值的一输出发生器与一输入比较器，来校正一动态随机存取存储器的输出驱动强度，该输入比较器的一输入端连接一参考电压，另一端连接到该动态随机存取存储器与该输出驱动器，包括下列步骤：首先关断该输出发生器；接着以该输入比较器所读取该动态随机存取存储器，与该参考电压比较下，产生一输出值；当该输出值为一第一固定值时，校正该动态随机存取存储器的一拉低驱动输出的输出驱动强度；以及当该输出值为一第二固定值时，校正该动态随机存取存储器的一拉升驱动输出的输出驱动强度。
上述校正该动态随机存取存储器的拉低驱动输出的程序包括下列步骤：导通该输出发生器的拉升输出控制器；以该输入比较器所读取该动态随机存取存储器，产生一输出值；当该输出值为该第一固定值时，调降该拉低驱动输出的输出驱动强度至该输出值为该第二固定值时停止；以及当该输出值为该第二固定值时，调增该拉低驱动输出的输出驱动强度至该输出值为该第一固定值时停止。
而校正该动态随机存取存储器的拉升驱动输出的程序包括下列步骤：导通该输出发生器的拉低输出控制器；以该输入比较器所读取该动态随机存取存储器，产生一输出值；当该输出值为该第二固定值时，调降该拉升驱动输出的输出驱动强度至该输出值为该第一固定值时停止；以及当该输出值为该第一固定值时，调增该拉升驱动输出的输出驱动强度至该输出值为该第二固定值时停止。
由上述的说明中可知，由于本发明所提供的一种动态随机存取存储器的输出驱动强度校正电路及方法，可直接应用存储器控制芯片的输入比较器，来读取动态随机存取存储器，以产生的输出值，而无须外加的高增益比较器，即可精确地校正动态随机存取存储器的输出驱动强度，故电路易于制作并易于校正工作的进行。
附图说明
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特以较佳实施例，并配合附图，详细说明如下：
图1为表示一种公知的动态随机存取存储器的输出驱动强度校正电路示意图；
图2为表示根据本发明较佳实施例的一种动态随机存取存储器的输出驱动强度校正电路示意图；以及
图3为表示根据本发明较佳实施例的一种输出驱动强度校正方法流程图。
附图标示说明：
110公知的输出驱动强度校正电路
111、218控制逻辑元件
112、113、212、213芯片上终端
114、115高增益比较器
116、216输出发生器
117、217输入比较器
120、220动态随机存取存储器
121、221拉升驱动输出
122、222拉低驱动输出
123、223驱动强度调整逻辑元件
210输出驱动强度校正电路
211驱动强度自动补偿电路
219输出调整逻辑元件
214拉升输出控制器
215拉低输出控制器
S310～S375流程步骤
具体实施方式
请参考图2所示，其为根据本发明较佳实施例的一种动态随机存取存储器与其输出驱动强度校正电路示意图。在进行校正时，我们直接利用作为数据输入的输入比较器217取代原先图1外加的高增益比较器114与115，并使用参考电压Vref设定为电源电压Vcc的二分之一，来产生一读取输出值Z，因此不需如图1两种不同且必须非常高的准确度的参考电压Voh与Vol，可使校正程序更易于执行，且省略高增益比较器114与115亦可大幅降低成本。
如图所示，此输出驱动强度校正电路210包括：驱动强度自动补偿电路211、输出调整逻辑元件219及控制逻辑元件218，并配合存储器控制芯片(例如是芯片组中的北桥控制芯片)的输出发生器216及输入比较器217，来进行动态随机存取存储器220的输出驱动强度的校正。其中，动态随机存取存储器220同样包括拉升驱动输出221、拉低驱动输出222、及用以调整拉升驱动输出221与拉低驱动输出222的驱动强度调整逻辑元件223，而图中所示的芯片上终端(ODT)212与213在校正程序进行时并无作用，会以适当机构进行切离。
在此实施例中，欲校正的动态随机存取存储器220的拉升驱动输出221与拉低驱动输出222的可能值为18欧姆加减4欧姆，亦即范围为14欧姆至22欧姆。因此，我们直接使用主机板上的一18欧姆的参考电阻Rcomp，连接到驱动强度自动补偿电路211，来产生18欧姆下对应的多个位自动补偿控制信号PU*与DN*到输出调整逻辑元件219，输出发生器216接着输出调整逻辑元件219再进一步以自动补偿控制信号PU*与DN*分别控制输出发生器216的拉升输出控制器214的多个金属氧化物半导体晶体管，及输出发生器216的拉低输出控制器215的多个金属氧化物半导体晶体管的导通与否(此处分别以一P型及N型金属氧化物半导体晶体管来代表)，使得输出发生器216的拉升输出控制器214与拉低输出控制器215分别所产生的阻值，调整为与参考电阻Rcomp的阻值相同。因此，输出发生器216的拉升输出控制器214与拉低输出控制器215的阻值，可不受制造工艺、电源电压及温度变动的影响。
此外，因输出发生器216本来为数据输出D_out所使用，在此为由输出调整逻辑元件219控制切换成动态随机存取存储器220的拉升驱动输出221与拉低驱动输出222的校正程序，而利用到输出发生器216的拉升输出控制器214与拉低输出控制器215。其中作为数据输出与校正程序不同时间的切换机构的输出调整逻辑元件219，可通过与门、与非门与或门等简易逻辑门来组成。当输出调整逻辑元件219切换到校正程序作用时，接收的自动补偿控制信号PU*与DN*，来对应控制拉升输出控制器214与拉低输出控制器215的导通与否来调整输出发生器216的阻值输出发生器216拉升输出控制器214拉低输出控制器215。反之，若输出调整逻辑元件219切换到数据输出时，则以输出调整逻辑元件219接收输出数据D_out，来控制输出发生器216的拉升输出控制器214与拉低输出控制器215，并进一步作用到输入比较器217，产生如图1的输入数据(D-in)。
输入比较器217除作数据输入使用外(当输出调整逻辑元件219切换到数据输出，输出发生器216接收作数据输出D_out)，再转变成校正程序下，输入比较器217的一输入端则连接到参考电压Vref(设定为电源电压Vcc的二分之一)，另一输入端则由导通的拉升输出控制器214或拉低输出控制器215与拉低驱动输出222或拉升驱动输出221组合提供分压，使得输入比较器217产生一输出Z到控制逻辑元件218，再进一步对控制动态随机存取存储器220的驱动强度调整逻辑元件223，输出发生器216拉升输出控制器214拉低输出控制器215来校正动态随机存取存储器220的拉升驱动输出221或拉低驱动输出222的输出驱动强度。由于拉升驱动输出221或拉低驱动输出222的可能值为18欧姆加减4欧姆，加上拉升输出控制器214与拉低输出控制器215的阻值根据18欧姆的参考电阻Rcomp而来，因此使输入比较器217可允许的变动检测窗亦为-4/(18+18)至+4/(18+18)的范围，大幅提高了噪声容许度。
请参考图3所示为根据本发明较佳实施例的一种输出驱动强度校正方法流程图。当然，在校正程序进行前，输出发生器216的拉升输出控制器214与拉低输出控制器215的阻值，已可通过驱动强度自动补偿电路211外部的18欧姆参考电阻Rcomp，而调整为18欧姆。
在S310步骤中，首先控制输出调整逻辑元件219，以关断输出发生器216的拉升输出控制器214与拉低输出控制器215，然后进入S315步骤，以经由输入比较器217在读取动态随机存取存储器220的拉升驱动输出221与拉低驱动输出222分压，与参考电压Vref比较下，产生输出值Z。
当输出值Z为0时，例如代表要开始校正动态随机存取存储器220的拉低驱动输出222的输出驱动强度。接着进入到S320步骤中，导通输出发生器216的拉升输出控制器214，与拉低驱动输出222作用，然后进入S325步骤，使得输入比较器217产生输出值Z。
当输出值Z为0时，代表动态随机存取存储器220的拉低驱动输出222的输出驱动强度可能过高，于是进入S330步骤时，经控制逻辑元件218与驱动强度调整逻辑元件223作用，以进行调整降低动态随机存取存储器220的拉低驱动输出222的输出驱动强度。接着进入S340步骤，以再次地读取输出值Z，若输出值Z仍为0时，则重复S330的步骤，直到输出值Z便成1停止校正过程。最后，动态随机存取存储器220的拉低驱动输出222的输出驱动强度，就会被调整为所要的目标值18欧姆。
若是在步骤S325，读取的输出值Z为1时，则代表动态随机存取存储器220的拉低驱动输出222的输出驱动强度可能过低，于是进入S335步骤时，经控制逻辑元件218与驱动强度调整逻辑元件223作用，以调整增加动态随机存取存储器220的拉低驱动输出222的输出驱动强度。然后，进入S345步骤，再次地读取输出值Z，若输出值Z仍为1时，则重复S335步骤，直到输出值Z转为0时停止校正过程。此时，动态随机存取存储器220的拉低驱动输出222的输出驱动强度，就会被调整为所要的目标值18欧姆。
反之，当在前述S315步骤读取输出值Z为1时，例如代表要开始校正动态随机存取存储器220的拉升驱动输出221的输出驱动强度。接着进入到S350步骤中，导通输出发生器216的拉低输出控制器215，然后进入S355步骤，以输入比较器117来产生输出值Z。当读取输出值Z为1时，代表动态随机存取存储器220的拉升驱动输出221的输出驱动强度可能过高，于是进入S360步骤时，调整降低动态随机存取存储器220的拉升驱动输出221的输出驱动强度。接着再进入S370步骤，再次地读取输出值Z，若读取的输出值Z仍为1时，则重复S360步骤，直到读取的输出值Z转变为0停止校正过程。此时，动态随机存取存储器220的拉升驱动输出221的输出驱动强度，就会被调整为所要的目标值18欧姆。
若是在步骤S355时，输出值Z为0时，则代表动态随机存取存储器220的拉升驱动输出221的输出驱动强度可能过低，于是进入S365步骤，调整增加动态随机存取存储器220的拉升驱动输出221的输出驱动强度。然后，程序进入S375步骤，以再次地读取输出值Z，若读取的输出值Z仍为0时，则重复S365的步骤，直到输出值Z转为1停止校正过程。此时，动态随机存取存储器220的拉升驱动输出221的输出驱动强度，就会被调整为所要的目标值18欧姆。
由上述的说明中可知，本发明至少具有如下的优点：
1.可直接应用存储器控制芯片的输入比较器，来读取动态随机存取存储器的输出值，而无须外加的高增益比较器，故电路易于制作。
2.由于驱动强度自动补偿电路的应用，故输出发生器的拉升输出控制器与拉低输出控制器的阻值，可不受制造工艺、电源电压及温度变动的影响，而可精确地执行校正。
3.检测窗的变动范围提高为-4/(18+18)至+4/(18+18)的范围，使得噪声容许度也提高了。
综上所述，虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围的情况下，可进行各种更动与修改，因此本发明的范围以所提出的权利要求限定的范围为准。
Claims (8)
1.一种输出驱动强度校正电路，用于一动态随机存取存储器，包括：
一驱动强度自动补偿电路，依据一参考电阻，输出一自动补偿控制信号；
一输出调整逻辑元件，用以控制接收该自动补偿控制信号，来进行输出；
一输出发生器，当接收到该自动补偿控制信号时，产生对应的一校正阻值；
一输入比较器，一输入端接收一参考电压，另一输入端连接到该输出发生器的输出端与该动态随机存取存储器，用以产生一比较输出值；以及
一控制逻辑元件，接收该比较输出值，产生一控制信号，来校正动态随机存取存储器的输出驱动强度。
2.如权利要求1所述的输出驱动强度校正电路，其中该参考电阻为使用主机板上的一电阻。
3.如权利要求1所述的输出驱动强度校正电路，其中该输出发生器与输入比较器位于一北桥控制芯片上。
4.如权利要求1所述的输出驱动强度校正电路，其中该输出发生器包括一拉升输出控制器与一拉低输出控制器。
5.如权利要求4所述的输出驱动强度校正电路，其中该拉升输出控制器由多个PMOS晶体管构成，该拉低输出控制器由多个NMOS晶体管构成。
6.如权利要求5所述的输出驱动强度校正电路，其中该输出发生器根据该自动补偿控制信号，产生对应的校正阻值，该自动补偿控制信号控制该PMOS晶体管或NMOS晶体管导通的数目产生。
7.一种输出驱动强度校正方法，使用具有一校正阻值的一输出发生器与一输入比较器，来校正一动态随机存取存储器的输出驱动强度，该输入比较器的一输入端连接一参考电压，另一端连接到该动态随机存取存储器与该输出驱动器，包括下列步骤：
关断该输出发生器；
以该输入比较器所读取该动态随机存取存储器，与该参考电压比较下，产生一输出值；
当该输出值为一第一固定值时，校正该动态随机存取存储器的一拉低驱动输出的输出驱动强度；以及
当该输出值为一第二固定值时，校正该动态随机存取存储器的一拉升驱动输出的输出驱动强度；
其中所述校正该动态随机存取存储器的拉低驱动输出的步骤进一步包括下列步骤：导通该输出发生器的拉升输出控制器；以该输入比较器所读取该动态随机存取存储器，产生一输出值；当该输出值为该第一固定值时，调降该拉低驱动输出的输出驱动强度至该输出值为该第二固定值时停止；以及当该输出值为该第二固定值时，调增该拉低驱动输出的输出驱动强度至该输出值为该第一固定值时停止；以及
其中所述校正该动态随机存取存储器的拉升驱动输出的步骤进一步包括下列步骤：导通该输出发生器的拉低输出控制器；以该输入比较器所读取该动态随机存取存储器，产生一输出值；当该输出值为该第二固定值时，调降该拉升驱动输出的输出驱动强度至该输出值为该第一固定值时停止；以及当该输出值为该第一固定值时，调增该拉升驱动输出的输出驱动强度至该输出值为该第二固定值时停止。
8.如权利要求7所述的输出驱动强度校正方法，其中该第一固定值为逻辑元件0，该第二固定值为逻辑元件1。
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Families Citing this family (3)
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|---|---|---|---|---|
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| US10998011B2 (en) * | 2018-08-21 | 2021-05-04 | Micron Technology, Inc. | Drive strength calibration for multi-level signaling |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445316B1 (en) * | 2000-09-29 | 2002-09-03 | Intel Corporation | Universal impedance control for wide range loaded signals |
| US20020174373A1 (en) * | 2001-05-15 | 2002-11-21 | Chi Chang | Data transmission system using a pair of complementary signals as an edge-aligned strobe signal and input/output buffers therein |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445316B1 (en) * | 2000-09-29 | 2002-09-03 | Intel Corporation | Universal impedance control for wide range loaded signals |
| US20020174373A1 (en) * | 2001-05-15 | 2002-11-21 | Chi Chang | Data transmission system using a pair of complementary signals as an edge-aligned strobe signal and input/output buffers therein |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term |
Granted publication date: 20090121 |
|
| CX01 | Expiry of patent term |