CN100416825C - 多晶片的封装结构 - Google Patents

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Abstract

本发明是关于一种多晶片的封装结构，其包括：一第一基板、一第一晶片、一次封装结构及一第一封胶。该第一晶片附着于该第一基板之上。该第一封胶包覆该第一晶片、该次封装结构及该第一基板上表面。该次封装结构的下表面附着于该第一晶片上，该次封装结构包括：一第二基板、一第二晶片及一第二封胶。该第二基板具有一上表面及一下表面，且与该第一晶片电气连接。该第二晶片附着于该第二基板的上表面，且与该第二基板电气连接。该第二封胶包覆该第二晶片及部分的该第二基板上表面。进而，以减少复数个封装结构平行排列时所占面积较大的问题，且不需再重新设计该等晶片间信号传递路径。

Description

多晶片的封装结构
技术领域
本发明是关于一种半导体封装结构，特别是一种内含有一个次封装结构的封装结构。
背景技术
对于电子产品的高密度、高性能及成本控制的需求加速了系统单晶片(System On a Chip，SOC)及系统单封装(System In a Package，SIP)的发展，目前应用最广泛的封装技术为多晶片模块封装结构(Multi-Chip Module，MCM)，其为集成不同功能的晶片，例如微处理器(microprocessors)、内存(memory)、逻辑元件(logic)、光学集成电路(optic ICs)及电容器(capacitors)，以取代先前将个别封装结构置于一电路板上。
参考图1及图2，分别显示常用多晶片模块封装结构的立体及剖面示意图。常用多晶片模块封装结构10包括：一第一基板11、一第一封装结构12、一第二封装结构13及复数个第一焊球14。
该第一基板11具有一上表面111及一下表面112。
该第一封装结构12包括一第一晶片121、复数条第一导线122及一第一封胶123。该第一晶片121附着于该第一基板11的上表面111，且利用该等第一导线122与该第一基板11电气连接。该第一封胶123包覆该第一晶片121、该等第一导线122及部分的该第一基板11上表面111。
该第二封装结构13包括一第二基板131、一第二晶片132、复数条第二导线133、一第二封胶134及复数个第二焊球135。该第二基板131具有一上表面1311及一下表面1312。该第二晶片132附着于该第二基板131的上表面1311，且利用该等第二导线133与该第二基板131电气连接。该第二封胶134包覆该第二晶片132、该等第二导线133及该第二基板131上表面1311。该等第二焊球135形成于该第二基板131的下表面1312。该第二封装结构13是于其本身封装完成后，利用该等第二焊球135以表面安装(surface mounting)的方式结合于该第一基板11的上表面111。
第一焊球14形成于该第一基板11的下表面112。
在该常用多晶片模块封装结构10中，该第一晶片121为一微处理晶片，该第二晶片132为一内存晶片，由于不同的该内存晶片的尺寸大小均不同，且输入/输出引脚的数目也不同，因此不同的内存晶片与不同的微处理晶片作信号整合时，需要重新设计其信号传递路径，造成成本增加及研发时间延长。另外，在该常用多晶片模块封装结构10中，该第一封装结构12及该第二封装结构13是平行排列，所占的面积较大。
因此，有必要提供一创新且富进步性的多晶片的封装结构，以解决上述问题。
发明内容
本发明的主要目的是提供一种内含有一个次封装结构的封装结构，其以堆叠方式产生，以减少复数个封装结构平行排列时所占面积较大的问题。
本发明的另一目的是提供一种内含有一个次封装结构的封装结构，该次封装结构为已测试完成的封装体，其可以当作已知合格晶粒(Known-GoodDie，KGB)而集成至封装结构中，因为封装结构测试(package test)比起已知合格晶粒具有测试容易与成本较低的优点，所以可降低制造成本。
本发明的另一目的是提供一种内含有一个次封装结构的封装结构，该封装结构中具有至少两个晶片，不需再重新设计该等晶片间信号传递路径。
本发明的又一目的是提供一种多晶片的封装结构，其包括：一第一基板、一第一晶片、一次封装结构及一第一封胶。
该第一基板具有一上表面及一下表面。该第一晶片附着于该第一基板的上表面，且与该第一基板电气连接。
该次封装结构具有一上表面及一下表面，该次封装结构的下表面是附着于该第一晶片上，该次封装结构包括：一第二基板、一第二晶片及一第二封胶。该第二基板具有一上表面及一下表面，且与该第一晶片电气连接。该第二晶片附着于该第二基板的上表面，且与该第二基板电气连接。该第二封胶包覆该第二晶片及部分的该第二基板上表面。
该第一封胶包覆该第一晶片、该次封装结构及该第一基板上表面。
附图说明
图1显示常用多晶片模块封装结构的立体示意图；
图2显示常用多晶片模块封装结构的剖面示意图；
图3显示本发明第一实施例的剖面示意图；
图4显示本发明第二实施例的剖面示意图；
图5显示本发明第三实施例的剖面示意图；
图6显示本发明第四实施例的剖面示意图；
图7显示本发明第五实施例的剖面示意图；
图8显示本发明第六实施例的剖面示意图；
图9显示本发明中第二种次封装结构的剖面示意图；
图10显示本发明中第三种次封装结构的剖面示意图；
图11显示本发明第七实施例的剖面示意图；
图12显示本发明中第五种次封装结构的剖面示意图；
图13显示本发明中第六种次封装结构的剖面示意图；
图14显示本发明中第七种次封装结构的剖面示意图；
图15显示本发明第八实施例的剖面示意图；
图16显示本发明第九实施例的剖面示意图；及
图17显示本发明第十实施例的剖面示意图。
具体实施方式
本发明是关于一种多晶片的封装结构，其包括至少一个半导体器件(semiconductor device)及至少一个次封装结构(sub-package)，其特征在于该半导体器件及该次封装结构是沿一纵向方向排列设置，该半导体器件可以是一个晶片或是另一个次封装结构。
参考图3，显示本发明第一实施例的剖面示意图。本实施例的多晶片的封装结构20包括：一第一基板21、一第一晶片22、复数个第一导线23、一次封装结构24、复数个第三导线25、一第一封胶26及复数个焊球27。
该第一基板21具有一上表面211及一下表面212。该第一晶片22附着于该第一基板21的上表面211，且利用该等第一导线23与该第一基板21电气连接。可以理解的是，如果该第一晶片22是以倒装晶片方式(flip-chip)附着于该第一基板21，则无该等第一导线23的设置。
该次封装结构24具有一上表面241及一下表面242，该次封装结构24的下表面242是以一胶粘剂粘附于该第一晶片22上，该次封装结构24包括：一第二基板243、一第二晶片244、复数个第二导线245及一第二封胶246。
该第二基板243具有一上表面2431及一下表面2432，且利用该等第三导线25与该第一晶片22电气连接，或者该等第三导线25与该第一基板21电气连接。该第二晶片244附着于该第二基板243的上表面2431，且利用该等第二导线245与该第二基板243电气连接。该第二封胶246包覆该第二晶片244及部分的该第二基板243上表面2431。值得注意的是，该第二封胶246并未完全盖住该第二基板243上表面2431，而该第二基板243上表面2431未被该第二封胶246盖住的部分设有复数个焊垫(未图示)，以供该第三导线25连接之用。
该次封装结构24是一种选自由岸面栅格阵列(Land Grid Array，LGA)、四方扁平无引脚式(Quad Flat Non-leaded，QFN)、双排小外观无引脚式(Small Outline Non-leaded，SON)及覆晶薄膜(Chip On Film)等封装结构所组成的群组。在本实施例中，该次封装结构24为岸面栅格阵列封装结构，其下表面2432具有复数个接合焊垫(landing pad)以供测试之用，该次封装结构24通过测试之后再粘附于该第一晶片22上，以减少浪费。
该第一封胶26包覆该第一晶片22、该次封装结构24、该等第一导线23、该等第三导线25及该第一基板上表面211。该等焊球27形成于该第一基板21的下表面212，用以供该第一晶片22借此与外界装置电气连接。
该第一晶片22及第二晶片244可以是光学晶片、逻辑晶片、微处理晶片或内存晶片。在本实施例中，该第一晶片22为一微处理晶片，该第二晶片244为一内存晶片。
参考图4，显示本发明第二实施例的剖面示意图。本实施例与第一实施例大致相同，不同处仅为本实施例加设一散热片28，其包括一散热片本体281及一支撑部282，该支撑部282是由该散热片本体281向外向下延伸，用以支撑该散热片本体281。该散热片本体281的上表面暴露于空气中，以增加散热效率。
参考图5，显示本发明第三实施例的剖面示意图。本实施例与第一实施例大致相同，不同处仅为在本实施例中，该第一晶片22与该次封装结构24的位置对调，即该第一晶片22是叠设于该次封装结构24的上表面241，且该次封装结构24的下表面242粘附于该第一基板21的上表面211。另外，在本实施例中，该等第三导线25电气连接该第二基板243上表面2431及该第一基板21的上表面211。另外，该等第三导线25可电性连接该第一晶片22与该第一基板21，或者该等第三导线25可电性连接该第一晶片22与该第二基板243。
参考图6，显示本发明第四实施例的剖面示意图。本实施例是加设一晶片于第一实施例中。本实施例的多晶片的封装结构30，其包括：一第一基板31、一第一晶片32、复数个第一导线33、一次封装结构34、复数个第三导线35、一第一封胶36、复数个焊球37、一第三晶片38、复数个第四导线39、复数个第五导线391。
该第一基板31具有一上表面311及一下表面312。该第一晶片32附着于该第一基板31的上表面311，且利用该等第一导线33与该第一基板31电气连接。可以理解的是，如果该第一晶片32是以倒装晶片方式(flip-chip)附着于该第一基板31，则无该等第一导线33的设置。
该次封装结构34具有一上表面341及一下表面342，该次封装结构34的下表面342是以一胶粘剂粘附于该第一晶片32上，该次封装结构34包括：一第二基板343、一第二晶片344、复数个第二导线345及一第二封胶346。
该第二基板343具有一上表面3431及一下表面3432，且利用该等第三导线35与该第一晶片32电气连接。该第二晶片344附着于该第二基板343的上表面3431，且利用该等第二导线345与该第二基板343电气连接。该第二封胶346包覆该第二晶片344及部分的该第二基板343上表面3431。值得注意的是，该第二封胶346并未完全盖住该第二基板343上表面3431，而该第二基板343上表面3431未被该第二封胶346盖住的部分设有复数个焊垫(未图示)，以供该第三导线35连接之用。
该次封装结构34是一种选自由岸面栅格阵列、四方扁平无引脚式、双排小外观无引脚式及覆晶薄膜等封装结构所组成的群组。在本实施例中，该次封装结构34是为岸面栅格阵列封装结构，其下表面3432具有复数个接合焊垫(landing pad)以供测试之用，该次封装结构34是通过测试之后再粘附于该第一晶片32上，以减少浪费。
该第三晶片38附着于该次封装结构34的上表面341，且利用该等第四导线39与该第一基板31电气连接，或利用该等第五导线391与该第一晶片32电气连接。
该第一封胶36包覆该第一晶片32、该次封装结构34、该等第一导线33、该等第三导线35、该第三晶片38、该等第四导线39及该第一基板上表面311。该等焊球37形成于该第一基板31的下表面312。
该第一晶片32、第二晶片344及第三晶片38可以是光学晶片、逻辑晶片、微处理晶片或内存晶片。在本实施例中，该第一晶片32为一微处理晶片，该第二晶片344为一内存晶片，该第三晶片38为另一微处理晶片。
参考图7，显示本发明第五实施例的剖面示意图。本实施例与第四实施例大致相同，不同处仅为本实施例的第三晶片38是位于该第一晶片32及该次封装结构34之间，也即，该第一晶片32附着于该第一基板31的上表面311，该第三晶片38附着于该第一晶片32之上，且该次封装结构34的下表面342附着于该该第三晶片38上。
在本实施例中，该等第一导线33是用以电气连接该第一晶片32及第一基板31。该等第二导线345是用以电气连接该第二晶片344及该第二基板343。该等第三导线35是用以电气连接该第二基板343及该第一晶片32。该等第四导线392用以电气连接该第二基板343及该第三晶片38。该等第五导线391用以电气连接该第一晶片32及该第三晶片38。
参考图8，显示本发明第六实施例的剖面示意图。本实施例与第四实施例大致相同，不同处仅为本实施例的第一晶片32及第三晶片38均位于该次封装结构34之上，也即，该次封装结构34的下表面342附着于该第一基板上表面311，该第一晶片32附着于该次封装结构34的上表面341，该第三晶片38附着于该第一晶片32之上。
在本实施例中，该等第一导线33是用以电气连接该第一晶片32及第一基板31。该等第二导线345是用以电气连接该第二晶片344及该第二基板343。该等第三导线35是用以电气连接该第一基板31及该第二基板343，或电气连接该第二基板343及该第一晶片32(未图示)。该等第四导线392用以电气连接该第一基板31及该第三晶片38。该等第五导线391用以电气连接该第一晶片32及该第三晶片38。
参考图9，显示第二种次封装结构的剖面示意图。在上述实施例中，该等第一种次封装结构24，34的该第二晶片是直接附着于该第二基板的上表面。在本图中，该第二种次封装结构40具有一上表面401及一下表面402，其包括：一第二基板41、一第二晶片42、复数个第二导线43及一第二封胶44。
该第二基板41具有一上表面411、一下表面412及一开孔45。该第二晶片42附着于该第二基板41的开孔45中，且利用该等第二导线43与该第二基板41电气连接。该第二封胶44包覆该第二晶片42及部分的该第二基板41上表面411。值得注意的是，该第二封胶44并未完全盖住该第二基板41上表面411，而该第二基板41上表面411未被该第二封胶44盖住的部分具有至少一个打线焊垫(finger pad)46及至少一个测试焊垫(test pad)47，该打线焊垫46是用以连接其他导线，该测试焊垫47是用以供测试。在本图中，该打线焊垫46位于该第二基板41的上表面411，该测试焊垫47位于该第二基板41的下表面412。
参考图10，显示第三种次封装结构的剖面示意图。本图所示的第三种次封装结构40与图9所示的第二种次封装结构40大致相同，不同处仅为本图所示的第三种次封装结构40中，该打线焊垫46及该测试焊垫47均位于该第二基板41的上表面411。
参考图11，显示本发明第七实施例的剖面示意图。本实施例与第一实施例大致相同，不同处仅为在本实施例中，该次封装结构24是翻转180度。因此，该第二基板243上表面2431为该次封装结构24的上表面，该第二封胶246的下表面为该次封装结构24的下表面。该第二晶片244附着于该第二基板243下表面2432。本实施的该次封装结构24为第四种次封装结构24。
参考图12，显示第五种次封装结构的剖面示意图。在上述第七实施例中，该次封装结构24的该第二晶片244是直接附着于该第二基板243的下表面2432。在本图中，该第六种次封装结构50具有一上表面501及一下表面502，其包括：一第二基板51、一第二晶片52、复数个第二导线53及一第二封胶54。
该第二基板51具有一上表面511、一下表面512及一开孔55。该第二晶片52附着于该第二基板51的开孔55中，且利用该等第二导线53与该第二基板51电气连接。该第二封胶54包覆该第二晶片52及部分的该第二基板51下表面512。值得注意的是，该第二封胶54并未完全盖住该第二基板51下表面512，而该第二基板51下表面512未被该第二封胶54盖住的部分具有至少一个打线焊垫(finger pad)56及至少一个测试焊垫(test pad)57，该打线焊垫56是用以连接其他导线，该测试焊垫57是用以供测试。在本图中，该打线焊垫56是位于该第二基板51的上表面511，该测试焊垫57是位于该第二基板51的下表面512。
参考图13，显示第六种次封装结构的剖面示意图。本图所示的第六种次封装结构50与图12所示的第五种次封装结构50大致相同，不同处仅为本图所示的第六种次封装结构50中，该打线焊垫56及该测试焊垫57均位于该第二基板51的上表面511。
参考图14，显示第七种次封装结构的剖面示意图。本图所示的第七种次封装结构50与图13所示的第六种次封装结构50大致相同，不同处仅为本图所示的第七种次封装结构50中，该打线焊垫56是位于该第二基板51的下表面512，该测试焊垫57是位于该第二基板51的上表面511。
参考图15，显示本发明第八实施例的剖面示意图。本实施例的多晶片的封装结构60，其包括一第一次封装结构61、一第二次封装结构62、一第三基板63、一第三封胶64、复数个第三导线65、复数个第四导线66及复数个焊球67。
该第三基板63具有一上表面631及一下表面632，该第三封胶64是用以包覆该第一次封装结构61、该第二次封装结构62及该第三基板63上表面631。该等第三导线65是用以电气连接该第三基板63及该第一次封装结构61。该等第四导线66是用以电气连接该第三基板63及该第二次封装结构62。该等焊球67形成于该第三基板63的下表面632。
该第一次封装结构61具有一上表面611及一下表面612，其包括：一第一基板613、一第一晶片614、一第一封胶615及复数个第一导线616。该第一基板613具有一上表面6131及一下表面6132。该第一晶片614是透过该等第一导线616与该第一基板613电气连接。该第一封胶615具有一上表面及一下表面，其包覆该第一晶片614及该第一基板613。
该第二次封装结构62具有一上表面621及一下表面622，其包括：一第二基板623、一第二晶片624、一第二封胶625及复数个第二导线626。该第二基板623具有一上表面6231及一下表面6232。该第二晶片624是透过该等第二导线626与该第二基板623电气连接。该第二封胶625具有一上表面及一下表面，其包覆该第二晶片624及该第二基板623。
在本实施例中，在第一次封装结构61中，该第一晶片614直接附着于该第一基板613的上表面6131。在第二次封装结构62中，该第二晶片624直接附着于该第二基板623的上表面6231。然而可以理解的是，第一次封装结构61或该第二次封装结构62可以替换成图9所示的第二种次封装结构40或图10所示的第三种次封装结构40。
在本实施例中，为具有互相叠置的第一次封装结构61及第二次封装结构62。然而可以理解的是，本实施例的多晶片的封装结构60可以更包括一第三晶片，其位置可以在第二次封装结构62之上，或是位于该第一次封装结构61及该第二次封装结构62之间，或是位于该第一次封装结构61及第三基板63之间。
参考图16，显示本发明第九实施例的剖面示意图。本实施例与第八实施例大致相同，所不同的是，本实施例的第二次封装结构62是翻转180度。值得注意的是，该第一次封装结构61也可翻转180度。
在本实施例中，第二次封装结构62中，该第二晶片624直接附着于该第二基板623的下表面6232。然而可以理解的是，该翻转的第二次封装结构62可以替换成图12所示的第五种次封装结构50，或是图13所示的第六种次封装结构50，或是图14所示的第七种次封装结构50。
在本实施例中，为具有互相叠置的第一次封装结构61及第二次封装结构62。然而可以理解的是，本实施例的多晶片的封装结构60可以更包括一第三晶片，其位置可以在第二次封装结构62之上，或是位于该第一次封装结构61及该第二次封装结构62之间，或是位于该第一次封装结构61及第三基板63之间。
参考图17，显示本发明第十实施例的剖面示意图。本实施例与图8的第六实施例大致相同，不同之处仅在于本实施例的该次封装结构34是倒置的。
本实施例的多重封装的封装结构30包括：一第一基板31、一第一晶片32、复数个第一导线33、一次封装结构34、复数个第三导线35、一第一封胶36、复数个焊球37、一第三晶片38、复数个第四导线392、复数个第五导线391。
该第一基板31具有一上表面311和一下表面312。该次封装结构34具有一上表面341和一下表面342，该次封装结构34的下表面342是以一粘胶粘附于该第一基板31的上表面，该次封装结构34包括：一第二基板343、一第二晶片344、复数个第二导线345及一第二封胶346。
该第二基板343具有一上表面3431和一下表面3432，且利用该等第三导线35与该第一基板31电气连接。该第二晶片344是附着于该第二基板343的下表面3433，且利用该等第二导线345与该第二基板343电气连接。该第二封胶346包覆该第二晶片344和部分该第二基板343的下表面3432。
该第一晶片32附着于该次封装结构34的上表面3411，且利用该等第一导线33与该第一基板31电气连接。该第三晶片38附着于该第一晶片32上，且利用该等第四导线392与该第一基板31电气连接，或利用该等第五导线391与该第一晶片32电气连接。
该第一封胶36包覆该第一晶片32、该次封装结构34、该等第一导线33、该等第三导线35、该第三晶片38、该等第四导线392、该等第五导线391和该第一基板上表面311。该等焊球37形成在该第一基板31的下表面312。
上述实施例仅为说明本发明的原理及其功效，并非限制本发明，因此所属领域的技术人员对上述实施例进行修改及变化仍不脱离本发明的精神。本发明的权利范围应如前述权利要求中所列。

Claims (13)

1. 一种多晶片的封装结构，其包括：
一第一基板，其具有一上表面及一下表面；
一第一晶片，其附着于该第一基板的上表面；
复数个第一导线，用以电气连接该第一基板及该第一晶片；
一次封装结构，其具有一上表面及一下表面，该次封装结构的下表面附着于该第一晶片上，该次封装结构包括：
一第二基板，其具有一上表面及一下表面，且与该第一晶片及该第一基板其中之一电气连接；
一第二晶片，其附着于该第二基板的下表面，且与该第二基板电气连接；及
一第二封胶，其包覆该第二晶片及部分的该第二基板下表面；及
一第一封胶，其包覆该第一晶片、该次封装结构及该第一基板上表面。
2. 根据权利要求1所述的结构，其中该第二基板具有一开孔，该第二晶片附着于该开孔中，且第二基板具有至少一个打线焊垫及至少一个测试焊垫，该打线焊垫是用以连接其他导线，该测试焊垫是用以供测试。
3. 根据权利要求2所述的结构，其中该打线焊垫及该测试焊垫均位于该第二基板的上表面。
4. 根据权利要求2所述的结构，其中该打线焊垫是位于该第二基板的上表面，该测试焊垫是位于该第二基板的下表面。
5. 一种多晶片的封装结构，其包括：
一第一基板，其具有一上表面及一下表面；
一次封装结构，其具有一上表面及一下表面，该次封装结构的下表面附着于该第一基板的上表面，该次封装结构包括：
一第二基板，其具有一上表面及一下表面，且与该第一基板电气连接；
一第二晶片，其附着于该第二基板的下表面，且与该第二基板电气连接；及
一第二封胶，其包覆该第二晶片及部分的该第二基板下表面；
一第一晶片，其附着于该次封装结构的上表面，且与该第一基板电气连接；
一第三晶片，其附着于该第一晶片的上表面，且与该第一晶片电气连接；及
一第一封胶，其包覆该第一晶片、该第三晶片、该次封装结构及该第一基板上表面。
6. 根据权利要求5所述的结构，其中该第二基板具有一开孔，该第二晶片附着于该开孔中，且第二基板具有至少一个打线焊垫及至少一个测试焊垫，该打线焊垫是用以连接其他导线，该测试焊垫是用以供测试。
7. 根据权利要求6所述的结构，其中该打线焊垫及该测试焊垫均位于该第二基板的上表面。
8. 根据权利要求6所述的结构，其中该打线焊垫是位于该第二基板的上表面，该测试焊垫是位于该第二基板的下表面。
9. 一种多晶片的封装结构，其包括：
一第三基板，其具有一上表面及一下表面；
一第一次封装结构，其具有一上表面及一下表面，该第一次封装结构的下表面附着于该第三基板的上表面，该第一次封装结构包括：
一第一基板，其具有一上表面及一下表面，且与该第三基板电气连接；
一第一晶片，其附着于该第一基板的上表面，且与该第一基板电气连接；及
一第一封胶，其包覆该第一晶片及部分的该第一基板上表面；
一第二次封装结构，其具有一上表面及一下表面，该第二次封装结构的下表面附着于该第一次封装结构的上表面，该第二次封装结构包括：
一第二基板，其具有一上表面及一下表面，且与该第三基板电气连接；
一第二晶片，其附着于该第二基板的上表面，且与该第二基板电气连接；及
一第二封胶，其包覆该第二晶片及部分的该第二基板上表面；及
一第三封胶，其包覆该第一次封装结构、该第二次封装结构及该第三基板上表面。
10. 一种多晶片的封装结构，其包括：
一第三基板，其具有一上表面及一下表面；
一第一次封装结构，其具有一上表面及一下表面，该第一次封装结构的下表面附着于该第三基板的上表面，该第一次封装结构包括：
一第一基板，其具有一上表面及一下表面，且与该第三基板电气连接；
一第一晶片，其附着于该第一基板的上表面，且与该第一基板电气连接；及
一第一封胶，其包覆该第一晶片及部分的该第一基板上表面；
一第二次封装结构，其具有一上表面及一下表面，该第二次封装结构的下表面附着于该第一次封装结构的上表面，该第二次封装结构包括：
一第二基板，其具有一上表面及一下表面，且与该第三基板电气连接；
一第二晶片，其附着于该第二基板的下表面，且与该第二基板电气连接；及
一第二封胶，其包覆该第二晶片及部分的该第二基板下表面；及
一第三封胶，其包覆该第一次封装结构、该第二次封装结构及该第三基板上表面。
11. 根据权利要求10所述的结构，其中该第二基板具有一开孔，该第二晶片附着于该开孔中，且第二基板具有至少一个打线焊垫及至少一个测试焊垫，该打线焊垫是用以连接其他导线，该测试焊垫是用以供测试。
12. 根据权利要求11所述的结构，其中该打线焊垫及该测试焊垫均位于该第二基板的上表面。
13. 根据权利要求11所述的结构，其中该打线焊垫是位于该第二基板的上表面，该测试焊垫是位于该第二基板的下表面。
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