CN100388293C - 基于可编程逻辑器件的b超电影回放电路 - Google Patents
基于可编程逻辑器件的b超电影回放电路 Download PDFInfo
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Abstract
一种基于可编程逻辑器件的B超电影回放电路，包括B超电影回放过程中所用到的数据存储器和对该数据存储器进行控制的电路，所述数据存储器采用SDRAM实现，所述数据存储器的控制电路采用一可编程逻辑器件实现，其内部构成包括：微处理器接口模块、存储器控制模块、输入前端数据记录模块、输出选择模块，以及与所述接口模块、控制模块、数据记录模块和输出选择模块均相连接的仲裁模块，并且该仲裁模块还通过电影回放扫描线生成模块与所述输出选择模块连接，微处理器与所述电路配合可以控制图像数据在数据存储器和非易失存储器之间进行调配。同现有技术相比较，本实现方法可以节省硬件成本、提高B超电影回放电路的整体性能。
Description
技术领域
本发明涉及B型超声诊断设备，尤其涉及把实时的B型超声图像数据存放到存储器中用以保存和回放显示的电路。
背景技术
现有技术涉及把实时的B型超声图像数据存放到存储器中用以保存和回放显示的电路，通常采用异步动态随机存储器(DRAM)或异步静态随机存储器(SRAM)作为数据存储器，并采用多个集成电路来配合实现对存储器的控制。但是，DRAM存在带宽窄、存取速度慢的缺点，而SRAM则存在容量小、功耗大和成本高的缺点，并且采用多个集成电路配合实现存储器控制也会造成电影回放电路成本高、容量受限和缺乏灵活性。
发明内容
本发明要解决的技术问题在于避免上述现有技术的不足之处，而提出构建一种容量大、存取速度快、成本低并且能够灵活配置的回放存储器控制电路的方法。
本发明解决上述技术问题采用的技术方案是，提出一种基于可编程逻辑器件的B超电影回放电路，包括B超电影回放过程中所用到的数据存储器和对该数据存储器进行控制的电路，所述数据存储器采用同步动态随机存储器(SDRAM)实现，所述对数据存储器进行控制的电路采用一可编程逻辑器件实现，并且电路内部构成包括：与外部微处理器连接的微处理器接口模块，该微处理器接口模块主要实现与外部微处理器通讯，完成外部微处理器对SDRAM的高速读写操作以及对数据存储器的控制电路的控制；与外部B超电影回放用存储器连接的SDRAM控制模块，该SDRAM控制模块实现SDRAM的控制时序，将其内部的SDRAM操作申请转化为SDRAM操作时序，并针对电影回放电路应用的实际情况进行优化，以满足高速数据操作的要求；与外部数据输入前端连接的实时扫描线数据记录模块，该实时扫描线数据记录模块缓存一条实时扫描线数据，并启动写SDRAM操作，将实时扫描线数据写入SDRAM中；另外，所述实时扫描线数据记录模块还根据系统显示模式和存储器划分模式对电影回放存储器进行划分；与外部数据输入前端以及数据输出后端连接的输出选择模块，该输出选择模块根据B超电影回放的模式选择数据输出给后端，所述B超电影回放的模式包括实时扫描线数据模式和电影回放数据模式；与所述微处理器接口模块、SDRAM控制器、实时扫描线数据记录模块和输出选择模块均相连接的SDRAM仲裁模块，并且该仲裁模块还通过电影回放扫描线生成模块与所述输出选择模块连接；所述电影回放扫描线生成模块生成扫描线控制时序信号，并启动读SDRAM操作，从SDRAM中读出一条扫描线到缓冲区，然后再依照扫描线时序，将电影回放数据输出；在所述微处理器接口模块、实时扫描线数据记录模块和电影回放扫描线生成模块中，所述仲裁模块根据B超电影回放状态选择响应其中之一模块送过来的SDRAM传输申请，并将申请传送给SDRAM控制器模块。
同现有技术相比较，本发明基于可编程逻辑器件的B超电影回放电路的实现方法，可以节省硬件成本、提高B超电影回放电路的整体性能。
附图说明
图1为采用本发明方法实现的基于可编程逻辑器件的B超电影回放电路的原理框图。
图2为图1中微处理器接口模块的原理框图。
图3为采用本发明方法实现的基于可编程逻辑器件的B超电影回放电路的应用例图。
具体实施方式
以下结合附图所示之最佳实施例作进一步详述。
本发明基于可编程逻辑器件的B超电影回放电路，包括对B超电影回放过程中所用到的数据存储器200和对该数据存储器200进行控制的电路500，所述数据存储器200采用SDRAM实现，这就比采用DRAM作为存储器速度快，同时又比采用SRAM作为存储器成本低、体积小。如图1所示本发明对所述数据存储器200进行控制的电路500采用一可编程逻辑器件实现，其内部构成包括：与外部微处理器(CPU)100连接的微处理器接口模块510、与外部B超电影回放用存储器200连接的SDRAM控制模块520、与外部数据输入前端300连接的实时扫描线数据记录模块530、与外部数据输入前端300以及数据输出后端400连接的输出选择模块540、以及与所述微处理器接口模块510、SDRAM控制器520、实时扫描线数据记录模块530和输出选择模块540均相连接的SDRAM仲裁模块550，并且该仲裁模块550还通过电影回放扫描线生成模块560与所述输出选择模块540连接。
如图2所示，所述微处理器接口模块510又包括：微处理器块操作控制子模块511、写SDRAM控制子模块513、读SDRAM控制子模块514、微处理器对SDRAM操作命令生成子模块515以及寄存器控制子模块512、写缓存1子模块516、写缓存2子模块517、读缓存1子模块518、读缓存2子模块519；其中：微处理器块操作控制子模块511和寄存器控制子模块512与外部微处理器100连接，微处理器对SDRAM操作命令生成子模块515和寄存器控制子模块512与所述SDRAM仲裁模块550连接，微处理器块操作控制子模块511通过写缓存子模块516和517连接写SDRAM控制子模块513，微处理器块操作控制子模块511子模块还通过读缓存子模块518和519连接读SDRAM控制子模块514，而写SDRAM控制子模块513和读SDRAM控制子模块514均与微处理器对SDRAM操作命令生成子模块515连接。
采用本发明方法实现的基于可编程逻辑器件的B超电影回放电路完成的功能有：正常模式下实时数据的直接输出、实时数据写入电影回放存储器、系统处于电影回放状态时，从电影回放存储器读出回放数据输出、CPU直接对电影回放存储器的高速访问、电影回放存储器划分。
电影回放存储器的划分受系统显示模式、扫描模式、以及是否有存放模式区域等影响。
扫描模式有两种：128线/帧的低密度模式和256线/帧的高密度模式。
电影回放区域划分有两种：记录模式，在B型扫描时循环更新，总是保存最新的B型扫描历史回波数据；存放模式存储内容的更新由CPU控制，在冻结或回放状态下，可选择记录模式存储区域当前正在回放的一帧的数据存入存放模式存储区域，存放模式区域中的B型回波数据会一直保存，除非系统CPU要清除。
记录模式区域可以定义为单和双两种工作模式，记录模式区域定义为单工作模式时，如果是单B扫描，则整个记录模式区域都能存放当前B型扫描数据，但是在双B扫描时，整个记录模式区域自动平分成两个区域，分别存放B1和B2的扫描数据，即扫描数据只能存入其对应的存储区域；但是在记录模式区域定义为双工作模式时，整个记录模式区域始终平分成两个区域，在双B扫描时，分别存放B1和B2的数据，但是在单B扫描时，扫描数据只能存入B1或者B2。
本发明实施例中所用可编程逻辑器件，采用美国Altera公司提供的现场可编程门阵列(FPGA)，型号为EP1K100，采用一个FPGA芯片实现原先要又多个芯片配合工作才能实现的控制任务，一方面，可以降低整个回放电路的体积和功耗、提高整个电路的可靠性，另一方面，可大大提高整个回放电路在配置上的灵活性。关于电路500内部的各构成模块，下面给出更详细的说明：
实时扫描线数据纪录模块530：这个模块缓存一条实时扫描线数据，并启动写SDRAM操作，将一条实时扫描线数据写入SDRAM中；另外，这个模块还根据系统显示模式和存储器划分模式对电影回放存储器进行划分。
电影回放扫描线生成模块560：这个模块生成扫描线控制时序信号，并启动读SDRAM操作，从SDRAM中读出一条扫描线到缓冲区，然后再依照扫描线时序，将电影回放数据输出。
输出选择模块540：这个模块根据系统的模式选择是实时扫描线数据还是电影回放数据输出给后端。
SDRAM仲裁模块550：这个模块根据系统状态选择响应哪个模块送过来的SDRAM传输申请，并将申请传送给SDRAM控制器模块520。
SDRAM控制器模块520：这个模块实现SDRAM的控制时序，它将内部的SDRAM操作申请转化为SDRAM操作时序，并针对电影回放电路应用的实际情况进行优化，以满足高速数据操作的要求。这个SDRAM控制器520控制两片SDRAM芯片200。为了灵活，SDRAM控制电路500设有保存各种延时参数的模式寄存器，能够由外部设置，并且SDRAM的模式寄存器也可以由外部设置，在本设计中外部设置是由CPU 100来实现。
CPU接口模块510：这个模块主要实现与CPU 100通讯，完成CPU 100对SDRAM的高速读写操作以及CPU对电影回放模块的控制。为实现高速SDRAM操作，CPU通过读写缓存来操作SDRAM；为了进一步提高操作速度，读写都采用了双缓存结构，这样就可以采用乒乓操作方式。CPU接口模块510的结构如图2所示，对它的各个子模块的具体说明如下：
CPU块操作控制子模块511：这个子模块将CPU总线的读写操作转化为可编程逻辑器件块RAM的读写操作，并支持CPU的突发操作模式。
写缓存1子模块516、写缓存2子模块517：这两个子模块用来缓存CPU写SDRAM时的块数据，采用乒乓操作方式，由于采用双口RAM，CPU操作与SDRAM操作的工作时钟频率可以不同，并且可以屏蔽CPU与SDRAM操作速度上的差异。
读缓存1子模块518、读缓存2子模块519：这两个子模块用来缓存CPU读SDRAM时的块数据，采用乒乓操作方式，由于采用双口RAM，CPU操作与SDRAM操作的工作时钟频率可以不同，并且可以屏蔽CPU与SDRAM操作速度上的差异。
写SDRAM控制子模块513：这个子模块将CPU写入写缓存的块数据分成小块向SDRAM仲裁模块申请写SDRAM传输，采用乒乓操作方式，交替使用两个写缓存。
读SDRAM控制子模块514：这个子模块将CPU请求的块数据分成小块向SDRAM仲裁模块申请读SDRAM传输，并写入读缓存，采用乒乓操作方式，交替使用两个读缓存。
CPU对SDRAM操作命令生成子模块515：这个子模块综合CPU各种对SDRAM的操作申请，统一向SDRAM仲裁模块发出申请。
寄存器控制模块512：这个子模块实现CPU对电路500的控制操作，包括：CPU读写SDRAM的乒乓操作控制、SDRAM的初始化、SDRAM控制器参数设置、系统工作模式控制等。
下面，更进一步对电路500内各模块间接口关系予以详细说明：
实时扫描线数据输入接口：
ECHO_ST： 回波扫描线起始信号，在每个扫描线信息开始传递时出现的
320ns正脉冲。
ECHO_S[1:0]： 回波状态指示信号
00：B型扫描线数据，非一帧中的最后扫描线
01：B型扫描线数据，是一帧中的最后扫描线
10：M型扫描线数据
11：保留
ECHO_AD[7:0]： 扫描线号和回波数据复用总线
ECHO_ADSEL： 扫描线号和回波数据指示信号
0：ECHO-AD[7..0]为扫描线号
1：ECHO-AD[7..0]为回波数据
CK160： 回波数据时钟，160ns同步时钟，所有上述信号以该时钟同步实时扫描线数据记录模块与SDRAM仲裁模块接口
CINE_WR_OP_REQ： 回波数据申请操作SDRAM
CINE_WR_OP_CODE： 回波数据操作SDRAM的操作码
CINE_WR_RW： 回波数据操作SDRAM读写指示信号
CINE_WR_SD_ADDR[22:0]：SDRAM起始地址
SD_BUSY_N： SDRAM控制器忙信号
SRC_EN： 写SDRAM数据使能信号输入
CINE_WR_DO[15:0]： 写SDRAM数据
电影回放扫描线生成模块与SDRAM仲裁模块接口
CINE_RD_OP_REQ： 电影回放申请操作SDRAM
CINE_RD_OP_CODE[2:0]： 电影回放操作SDRAM的操作码
CINE_RD_RW： 电影回放操作SDRAM读写指示信号
CINE_RD_SD_ADDR[22:0] SDRAM起始地址
SD_BUSY_N： SDRAM控制器忙信号
DATA_VALID： SDRAM数据有效信号
CINE_RD_DI[15:0]： 读SDRAM数据输入
电影回放扫描线生成模块与SDRAM仲裁模块接口
CINE_LINE_START： 扫描线起始信号
CINE_LINE_S[1:0]： 扫描线状态
00：B型扫描线数据，非一帧中的最后扫描线
01：B型扫描线数据，是一帧中的最后扫描线
10：保留
11：保留
CINE_AD[7:0]： 扫描线数据地址总线
CINE_ADSEL： 扫描线数据地址指示信号
CPU接口模块与SDRAM仲裁模块接口
CPU_OP_REQ： CPU申请操作SDARM
CPU_OP_CODE[2:0]： CPU操作SDRAM码
CPU_SD_RW： CPU操作SDRAM读写指示信号
CPU_SD_ADDR[22:0] CPU操作SDRAM地址
SD_REF_BEG SDRAM控制器刷新计数器开始计数信号
SD_BUSY_N： SDRAM控制器忙信号
SRC_EN： SDRAM控制器数据申请信号
DATA_VALID： SDRAM数据有效信号
CPU_SD_DO[15:0]： 写SDRAM数据输出
SD_CPU_DI[15:0]： 读SDRAM数据输入
CPU总线接口
CPU_CS1_N： 电影回放存储器片选信号，低电平有效
CPU_CS2_N： 寄存器片选信号，低电平有效
CPU_ADDR[23:0]： 地址总线
CPU_D[15:0]： 数据总线
CPU_TS_N： 总线传输开始指示信号
CPU_RW： 读写控制信号
CPU_TA： 总线传输相应信号
CPU_CLK： 总线时钟信号
SDRAM仲裁模块与SDRAM控制器接口
Op_req SDRAM操作申请信号
0 没有申请
1 SDRAM操作申请(只能有一个时钟宽度)
Op_code[2:0] 输入位 操作
| 210 | 操作码 |
| 000 | 保留 |
| 001 | 预充电 |
| 010 | 自动刷新 |
| 011 | 设置模式寄存器 |
| 100 | 激活 |
| 101 | 保留 |
| 110 | 保留 |
| 111 | 保留 |
Sd_busy_n SDRAM控制器忙信号
0 SDRAM控制器忙，屏蔽SDRAM操作申请
1 SDRAM控制器idle，可以接受SDRAM操作申请
Rd_wr 读写操作控制
0 写操作(与Op_request同时有效)
1 读操作(与Op_request同时有效)
addr[22:0] SDRAM地址或模式寄存器码
读写操作时：addr22选择sdram芯片。
bank[1:0]＝addr[21:20]
raw_addr[11:0]＝addr[19:8]
Column_addr[7:0]＝addr[7:0]
模式寄存器操作时：M[13:0]＝addr[21:8]
di[15:0] SDRAM写操作数据输入
SDRAM控制器内部没有数据缓冲器，要求用户电路实现写入数据与实际
SDRAM操作的同步。
Src_en 写操作用户数据准备信号
Src_en有效表示用户逻辑要在下个时钟准备好数据
do[15:0] SDRAM读操作数据输出
Data_valid SDRAM读操作数据有效信号
SDRAM总线接口
Clk SDRAM工作时钟
Cke SDRAM时钟使能信号
Cs1_n SDRAM片选信号1
Cs2_n SDRAM片选信号2
Ras_n SDRAM命令输入信号
Cas_n SDRAM命令输入信号
We_n SDRAM命令输入信号
Dqm[1:0] SDRAM数据输入/输出使能信号
Bank[1:0] SDRAM bank选择信号
Sd_addr[11:0] SDRAM地址总线
Sd_d[15:0] SDRAM数据总线
输出选择模块输出接口
IMG-ST： 扫描线周期指示信号，在每个扫描线信息开始传递时出
现的320ns正脉冲
IMG-S[1..0]：扫描线状态信息
00：B型扫描线数据，非一帧中的最后扫描线
01：B型扫描线数据，是一帧中的最后扫描线
10：M型扫描线数据
11：保留
IMG-AD[7..0]： 扫描线号和回波数据复用总线
IMG-ADSEL： 扫描线号和回波数据指示信号
0：IMG-AD[7..0]为扫描线号
1：IMG-AD[7..0]为回波数据
CLK160： 160ns同步时钟，所有上述信号以该时钟同步
如图3所示，本发明方法还采用了非易失性存储器600，微处理器100和电路500配合工作，可以控制图像数据在数据存储器200和非易失存储器600之间进行调配，即可以把数据存储器200上数据转存到非易失存储器600上，以实现数据的长期保存，也可以把非易失存储器600上的数据回放到数据存储器200上。采用这种存储器配置结构，可以克服现有B超图像数据未转存到非易失性存储器600上而造成的图像只能作回放显示用，而不能用于进一步分析的缺陷，并且不仅可以回放冻结前刚采集的图像，还可以回放储存在非易失性存储器600上的图像。
以上所述之最佳实施例意在具体说明本发明之设计思路：采用SDRAM作为B超电影的数据存储器，并且采用可编程逻辑器件实现对SDRAM的控制，即在可编程逻辑器件上同时实现CPU接口、SDRAM控制、数据输入前端接口和数据输出接口等功能电路部分，以实现对SDRAM存储器进行控制。本发明之设计思路还有：在B超电影回放电路中设置非易失存储器用以长期保存有关B超图像数据。总之，本发明之实施并不限于以上最佳实施例所公开的方式，凡基于本发明之设计思路，进行简单推演与替换得到的B超电影回放电路的实现方法，即便该实现方法比所公开之方法要好，也都属于本发明的实施。
Claims (10)
1.一种基于可编程逻辑器件的B超电影回放电路，包括B超电影回放过程中所用到的数据存储器(200)和对该数据存储器(200)进行控制的电路(500)，其特征在于：
所述数据存储器(200)采用SDRAM实现，所述电路(500)采用一可编程逻辑器件实现，并且电路(500)内部构成包括：
与外部微处理器(100)连接的微处理器接口模块(510)，该微处理器接口模块(510)主要实现与外部微处理器(100)通讯，完成外部微处理器(100)对SDRAM的高速读写操作以及对电路(500)的控制；
与外部B超电影回放用存储器(200)连接的SDRAM控制模块(520)，该SDRAM控制模块(520)实现SDRAM的控制时序，将其内部的SDRAM操作申请转化为SDRAM操作时序，并针对电影回放电路应用的实际情况进行优化，以满足高速数据操作的要求；
与外部数据输入前端(300)连接的实时扫描线数据记录模块(530)，该实时扫描线数据记录模块(530)缓存一条实时扫描线数据，并启动写SDRAM操作，将实时扫描线数据写入SDRAM中；另外，所述实时扫描线数据记录模块(530)还根据系统显示模式和存储器划分模式对电影回放存储器进行划分；
与外部数据输入前端(300)以及数据输出后端(400)连接的输出选择模块(540)，该输出选择模块(540)根据B超电影回放的模式选择数据输出给后端(400)，所述B超电影回放的模式包括实时扫描线数据模式和电影回放数据模式；
与所述微处理器接口模块(510)、SDRAM控制器(520)、实时扫描线数据记录模块(530)和输出选择模块(540)均相连接的SDRAM仲裁模块(550)，并且该仲裁模块(550)还通过电影回放扫描线生成模块(560)与所述输出选择模块(540)连接；所述电影回放扫描线生成模块(560)生成扫描线控制时序信号，并启动读SDRAM操作，从SDRAM中读出一条扫描线到缓冲区，然后再依照扫描线时序，将电影回放数据输出；在所述微处理器接口模块(510)、实时扫描线数据记录模块(530)和电影回放扫描线生成模块(560)中，所述仲裁模块(550)根据B超电影回放状态选择响应其中之一模块送过来的SDRAM传输申请，并将申请传送给SDRAM控制器模块(520)。
2.如权利要求1所述的基于可编程逻辑器件的B超电影回放电路，其特征在于：
所述微处理器接口模块(510)包括：微处理器块操作控制子模块(511)、写SDRAM控制子模块(513)、读SDRAM控制子模块(514)、微处理器对SDRAM操作命令生成子模块(515)以及寄存器控制子模块(512)、写缓存1子模块(516)、写缓存2子模块(517)、读缓存1子模块(518)、读缓存2子模块(519)；
其中，微处理器块操作控制子模块(511)和寄存器控制子模块(512)与外部微处理器(100)连接，微处理器对SDRAM操作命令生成子模块(511)和寄存器控制子模块(512)与所述SDRAM仲裁模块(550)连接，微处理器块操作控制子模块(511)通过写缓存子模块连接写SDRAM控制子模块(513)，微处理器块操作控制子模块(511)还通过读缓存子模块连接读SDRAM控制子模块(514)，而写SDRAM控制子模块(513)和读SDRAM控制子模块(514)均与微处理器对SDRAM操作命令生成子模块(515)连接。
3.如权利要求1所述的基于可编程逻辑器件的B超电影回放电路，其特征在于：
所述输出选择模块(540)用以把来自外部数据输入前端(300)的数据或者来自电影回放扫描线生成模块(560)的数据输出给外部的数据输出后端(400)。
4.如权利要求1所述的基于可编程逻辑器件的B超电影回放电路，其特征在于：
所述SDRAM控制模块(520)可以对外部连接的两片SDRAM芯片(200)进行控制。
5.如权利要求1所述的基于可编程逻辑器件的B超电影回放电路，其特征在于：
所述电路(500)中还包括用以保存各种延时参数的模式寄存器，它可由外部连接的微处理器(100)进行读写操作。
6.如权利要求2所述的基于可编程逻辑器件的B超电影回放电路，其特征在于：
所述寄存器控制子模块(512)用以实现外部微处理器(100)对SDRAM仲裁模块(550)的控制，包括：外部微处理器读写SDRAM的乒乓操作控制、SDRAM的初始化、SDRAM控制器参数设置和系统工作模式控制。
7.如权利要求2所述的基于可编程逻辑器件的B超电影回放电路，其特征在于：
所述写缓存子模块包括两个缓冲存储器(516和517)，所述读缓存子模块包括两个缓冲存储器(518和519)。
8.如权利要求7所述的基于可编程逻辑器件的B超电影回放电路，其特征在于：
所述两个写缓冲存储器(516和517)均为双口随机存储器，并且连接成乒乓操作结构。
9.如权利要求7所述的基于可编程逻辑器件的B超电影回放电路，其特征在于：
所述两个读缓冲存储器(518和519)均为双口随机存储器，并且连接成乒乓操作结构。
10.如权利要求1至9中任一所述的基于可编程逻辑器件的B超电影回放电路，其特征在于：
还包括与外部微处理器(100)连接的非易失性存储器(600)，该非易失性存储器用于长期存储B超电影图像数据，借助所述电路(500)与外部微处理器(100)，控制B超电影图像数据在数据存储器(200)和非易失存储器(600)之间互相转存。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2003101119522A CN100388293C (zh) | 2003-10-24 | 2003-10-24 | 基于可编程逻辑器件的b超电影回放电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2003101119522A CN100388293C (zh) | 2003-10-24 | 2003-10-24 | 基于可编程逻辑器件的b超电影回放电路 |
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| Publication Number | Publication Date |
|---|---|
| CN1609882A CN1609882A (zh) | 2005-04-27 |
| CN100388293C true CN100388293C (zh) | 2008-05-14 |
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ID=34759538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2003101119522A Expired - Fee Related CN100388293C (zh) | 2003-10-24 | 2003-10-24 | 基于可编程逻辑器件的b超电影回放电路 |
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| Country | Link |
|---|---|
| CN (1) | CN100388293C (zh) |
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| CN1609882A (zh) | 2005-04-27 |
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